| 主权项 |
1. 一种智慧型记忆体,用以与一外部装置配合使用,上述智慧型记忆体储存资料及指令供上述外部装置处理,上述智慧型记忆体包含:一储存单元,上述储存单元与上述外部装置连接且用作为一记忆单元供上述外部装置使用,上述储存单元含有:一资料记忆体,及一程式记忆体,上述程式记忆体储存指令;以及一处理器,与上述外部装置及储存单元连接,上述处理器系操作回应来自外部装置之控制信号,上述处理器含有:一指令解码器,用以将上述程式记忆体中储存之指令解码,及一逻辑单元,与上述指令解码器连接,上述逻辑单元回应解码之指令而处理储存单元中储存之资料,上述储存单元及处理器系整合在单一积体电路中,其中处理器在外部装置控制下于外部装置执行指令之同时处理资料。2. 如申请专利范围第1项之智慧型记忆体,其中处理器回应来自外部装置之控制信号而于一智慧模式与一标准模式之间切换,上述处理器于标准模式中不处理资料。3. 如申请专利范围第1项之智慧型记忆体,其中储存单元含有一特定记忆体位置,用以储存模式资讯,上述处理器回应由处理器自上述特定记忆体位置取得之模式资讯而于一智慧模式与一标准模式之间切换,上述处理器于标准模式中不处理资料。4. 如申请专利范围第1项之智慧型记忆体,复包含一控制信号引线,将上述外部装置与处理器连接,其中外部装置施加一控制信号至上述处理器,使得处理器执行一中断工作。5. 如申请专利范围第1项之智慧型记忆体,其中储存单元含有一特定记忆体位置,用以储存中断产生资讯,于上述特定记忆体位置取出来自外部装置之中断产生资讯,使得处理器执行一中断工作。6. 如申请专利范围第1项之智慧型记忆体,复包含一控制信号引线,将上述外部装置与处理器连接,其中外部装置经由上述控制信号引线施加一信号至处理器,造成处理器重置。7. 如申请专利范围第1项之智慧型记忆体,其中储存单元含有一特定记忆体位置,用以储存来自外部装置之重置信号,其中自特定位置取出之重置信号使得处理器重置。8. 如申请专利范围第1项之智慧型记忆体,其中储存单元含有一特定记忆体位置,用以储存使得处理器开始及停止执行指令之资讯,由处理器自特定记忆体位置取出之上述资讯控制处理器之资料处理。9. 如申请专利范围第1项之智慧型记忆体,复包含一控制信号引线,将外部装置与处理器连接,其中处理器提供一信号至外部装置,指示处理器完成一工作。10. 如申请专利范围第1项之智慧型记忆体,其中储存单元含有一工作完成记忆体位置,用以储存来自处理器之工作完成资讯,自上述工作完成记忆体位置取出之工作完成资讯将处理器完成一工作告知外部装置。11. 如申请专利范围第1项之智慧型记忆体,其中一含有智慧型记忆体之封装具有与标准记忆体封装相同之外部引线结构。12. 一种处理系统,包含:至少一外部装置,上述至少一外部装置含有一中央处理单元;以及一积体电路,含有:一记忆单元,用作为上述至少一外部装置之记忆体,且具有:一资料记忆体,及一程式记忆体,上述程式记忆体储存指令;一处理器,与上述记忆单元连接且具有:一指令解码器,用以将上述程式记忆体中储存之指令取出并 解码;及一逻辑单元,与上述指令解码器连接,用以依据解码之指令处理上述资料记忆体中储存之信号群;一系统滙流排,将上述记忆单元与至少一外部装置连接,用以于上述记忆单元与至少一外部装置之间交换指令及资料;和至少一控制信号引流线,延伸介于上述至少一外部装置与积体电路之间,用以连接上述至少一外部装置至处理器;其中与系统滙流排连接之中央处理单元及其他外部装置可于处理器处理信号群期间直接存取上述记忆体。13. 如申请专利范围第12项之处理系统,其中中央处理单元可操作以卸出处理工作至上述积体电路而由处理器执行。14. 如申请专利范围第12项之处理系统,其中处理器在上述中央处理单元与其他外部装置存取上述积体电路期间停止操作。15. 如申请专利范围第12项之处理系统,复包含一滙流排调节器(arbitrator),与上述系统滙流排连接并可操作以允许控制系统滙流排,且其中至少一控制信号引线含有一滙流排要求引线及一滙流排允许引线,藉由操作上述滙流排调节器而使得上述积体电路得到系统滙流排之控制。16. 如申请专利范围第12项之处理系统,其中一含有积体电路之封装具有与标准记忆体封装相同之外部引线结构。17. 一种智慧型记忆体,用以与一外部装置配合使用,上述智慧型记忆体包含:一储存单元,提供记忆体用于上述外部装置,上述储存单元含有:一资料记忆体,储存信号群,及一程式记忆体,上述程式记忆体储存指令;一处理器,与上述储存单元连接,上述处理器含有:一指令解码单元,用以将上述指令解码,及一逻辑单元,与上述指令解码单元连接,用以依据上述程式记忆体中储存之指令处理上述资料记忆体中之信号群,其中储存单元与处理器系整合在单一积体电路中;以及外部引线,提供装置用以连接上述外部装置至储存单元,以于上述外部装置与储存单元之间交换信号群,其中处理器处理信号群系受外部装置所控制。18. 如申请专利范围第17项之智慧型记忆体,复含有一控制信号引线,连接上述处理器与外部装置,其中外部装置提供一信号至处理器,用以于一智慧模式与一标准模式之间切换处理器,于智慧模式中上述处理器及外部装置处理储存单元中储存之信号群,而于标准模式中仅外部装置处理来自储存单元之信号群。19. 如申请专利范围第17项之智慧型记忆体,其中储存单元含有一特定记忆体位置,用以储存来自外部装置之模式资讯,由处理器取出上述特定记忆体位置中之模式资讯造成处理器于一智慧模式与一标准模式之间切换。20. 如申请专利范围第17项之智慧型记忆体,复含有一控制信号引线,连接上述处理器与外部装置,其中外部装置施加一中断信号至处理器,使得处理器执行一中断工作。21. 如申请专利范围第17项之智慧型记忆体,其中储存单元含有一特定记忆体位置,用以储存来自外部装置之中断产生资讯,由处理器自上述特定记忆体位置取出中断产生资讯使得处理器执行一中断工作。22. 如申请专利范围第17项之智慧型记忆体,复含有一控制信号引线,连接上述处理器与外部装置,其中外部装置施加一重置信号至处理器,以重置处理器。23. 如申请专利范围第17项之智慧型记忆体,其中储存单元含有一特定记忆体位置,用以储存来自外部装置之重置资讯,由处理器自上述特定记忆体位置取出之重置资讯将处理器重置。24. 如申请专利范围第17项之智慧型记忆体,其中储存单元含有一特定记忆体位置,用以储存来自外部装置之开始及停止指令资讯,由处理器自上述特定记忆体位置取出之开始及停止指令资讯使得处理器开始及停止执行指令。25. 如申请专利范围第17项之智慧型记忆体,复含有一控制信号引线,连接上述处理器与外部装置,其中处理器施加一工作完成信号至外部装置,指示处理器完成一工作。26. 如申请专利范围第17项之智慧型记忆体,其中储存单元含有一工作完成记忆体位置,用以储存来自处理器之工作完成资讯,由外部装置自上述工作完成记忆体位置取出之工作完成资讯告知外部装置上述处理器完成一工作。27. 如申请专利范围第17项之智慧型记忆体,其中一含有积体电路之封装具有与标准记忆体封装相同之外部引线结构。28. 一种由一处理装置处理资料之方法,上述方法包含下列步骤:由上述处理装置将指令储存在一积体电路之一记忆单元之一程式记忆部分中,上述积体电路具有上述记忆单元及一处理器,上述记忆单元提供一记忆体用于上述处理装置;由上述处理装置将资料储存在上述记忆单元之一资料记忆部分中;以及由于来自上述处理装置之控制信号,使得上述处理器将积体电路之程式记忆部分中储存之指令解码,并由一处理器逻辑单元处理上述资料记忆部分中储存之资料,已处理之资料系储存在上述记忆单元之资料记忆部分供处理装置取用;其中积体电路之记忆单元中储存之资料及指令可由处理装置存取,来自处理装置之控制信号使得积体电路于第一模式中操作,其中仅处理装置处理来自记忆单元之资料,来自处理装置之控制信号使得积体电路于第二模式中操作,其中处理装置及处理器皆处理上述资料记忆部分中之资料。29. 如申请专利范围第28项之方法,复包含一步骤为规划一含有记忆单元之封装之外部引线结构相同于标准记忆体封装之外部引线结构。30. 一种智慧型记忆体,用以与一中央处理单元配合使用,上述智慧型记忆体包含:一储存单元,与上述中央处理单元连接并提供一记忆体用于上述中央处理单元,上述储存单元及中央处理单元彼此交换信号群,上述储存单元含有一程式记忆部分,用以储存处理器指令;以及一处理器,与储存单元连接,储存单元与处理器彼此交换信号群,上述处理器含有一指令解码器,用以将来自程式记忆部分之指令解码,上述智慧型记忆体具有第一操作模式,其中储存单元可存取中央处理单元以处理信号群,上述智慧型记忆体具有第二操作模式,其中储存单元可存取中央处理单元与处理器,以由中央处理单元与处理器同时处理信号群,其中操作模式系由来自中央处理单元之控制信号所决定。31. 如申请专利范围第30项之智慧型记忆体,复含有一记忆控制单元,上述记忆控制单元防止同时存取储存单元所造成之介于中央处理单元与处理器间之冲突,上述中央处理单元于储存单元存取冲突中具有优先权。32. 如申请专利范围第30项之智慧型记忆体,其中一含有智慧型记忆体之封装具有与标准记忆体封装相同之外部引线结构。33. 一种资料处理系统,包含:一中央处理单元;以及一积体电路装置,与上述中央处理单元连接,上述积体电路装置含有:一处理器,具有一逻辑单元与一指令解码器;及一储存单元,与上述中央处理单元连接并提供一记忆体用于中央处理单元,上述储存单元与处理器连接,用以交换储存单元中储存之信号群,上述储存单元具有一程式记忆部分,用以储存指令,上述指令由指令解码器解码并施加至逻辑单元,上述逻辑单元依据解码之指令处理信号群;其中资料处理系统具有二操作模式,上述中央处理单元回应来自中央处理单元之控制信号而于第一操作模式中处理来自储存单元之信号群,上述处理器及中央处理单元回应来自中央处理单元之控制信号而于第二操作模式中同时处理来自储存单元之信号群。34. 如申请专利范围第33项之资料处理系统,其中于第二操作模式中,当中央处理单元存取储存单元时,处理器之操作停止。35. 如申请专利范围第33项之资料处理系统,其中一含有积体电路之封装具有与标准记忆体封装相同之外部引线结构。36. 一种智慧型记忆体模组,用于一资料处理系统其具有至少一连接器用以连接记忆体模组与一处理单元,包含:一外部引线结构,用以附着至上述连接器;一储存单元,与上述外部引线结构连接,上述处理单元以与一记忆体模组相互作用之相同方式与储存单元相互作用,上述储存单元具有一资料记忆体用以储存信号群并具有一程式记忆体用以储存指令;以及一处理器,与上述储存单元连接,用以互相交换信号群,上述处理器含有一指令解码器连接至程式记忆体用以将程式记忆体中储存之指令取出并解码,上述处理器含有一逻辑单元回应解码之指令以处理来自储存单元之信号群,上述处理器之操作系受来自处理单元之控制信号所控制。37. 如申请专利范围第36项之智慧型记忆体模组,其中智慧型记忆体模组具有一标准操作模式,其中仅处理单元与储存单元相互作用,上述智慧型记忆体模组具有一智慧操作模式,其中处理单元与处理器皆与储存单元相互作用,上述处理单元藉由控制信号制控以何种模式操作。38. 如申请专利范围第36项之智慧型记忆体模组,其中处理单元藉由将信号群储存在选择之记忆体位置中而提供控制信号至处理器。39. 如申请专利范围第36项之智慧型记忆体模组,复含有至少一控制信号路径介于处理单元与处理器之间,用以互相传送控制信号。40. 如申请专利范围第36项之智慧型记忆体模组,其中处理单元于存取储存单元时具有优先权。41. 如申请专利范围第36项之智慧型记忆体模组,其中智慧型记忆体模组系于一积体电路封装中实施。42.如申请专利范围第36项之智慧型记忆体模组,其中一含有智慧型记忆体模组之封装具有与标准记忆体封装相同之外部引线结构。图示简单说明:图1a显示依据本发明所规划之装置之外观图;图1b系依据本发明所规划之装置之内部方块图;图2a系典型单处理器系统且具有标准记忆体装置之方块图;图2b系一含有依据本发明所规划装置之系统之方块图;图3a系显示滙流排与标准记忆体装置间通讯之方块图;图3b系显示一使用依据本发明所规划装置之系统统中之滙流排通讯之方块图;图4系一含有依据本发明所规划装置之系统之记忆图(map)之方块图;图5a系显示依据本发明之处理器控制信号之方块图;图5b系显示依据本发明所规划装置之处理器启动之方块图 |
