| 主权项 |
1. 一种半导体记忆体装置用之阶层式字元线构造,该半导体记忆体装置具有多数个记忆体阵列区块,各区块包括多数行、列的记忆体晶胞,各该等记忆体阵列区块具有一个列解码器、多数条连接至列解码器且各自排列于各列中之一例的主字元线、多数个次字元线驱动器,各驱动器具有输入节点、功率节点与输出节点,且配置于该等主字元线之相邻主字元线间之各该等多数列之多数行与次列位之中,各列之次字元驱动器之输入节点与该等多数条主字元线之相关字元线相连,而编码线连接至配置于同一行中之次字元线驱动器之功率节点,该阶层式字元线构造包括:每两条相邻行位之中的次字元驱动器,该等驱动器被配置为具有彼此对置的专属输出节点;连接至各该等多数个次字元线驱动器之输出节点之次字元线,该次字元线从输出节点朝向相邻之行位延伸;与与各该次字元线平行延伸之字元交连线,该字元交连线之一端共接至对应次字元线驱动器之输出节点与相关之次字元线,而该字元交连线之另一端由接触敷镀金属连接至该次字元线之中间部。2. 如申请专利范围第1项之字元线构造,其中各次字元线在中间点被截断为直接连接至对应次字元驱动器之输出节点的第一线段以及与第一次字元线段分开且不直接连接至该输出节点之第二次字元线段,且其中字元交连线之另一端连接至该第二次字元线段。3. 如申请专利范围第1项之字元线构造,其中该字元交连线在至少在其长度之一部分的上方平行于对应次字元线向上延伸至次字元线之分段点,且与分段之次字元线电气连接。4. 如申请专利范围第3项之字元线构造,其中次字元线之分段点位于次字元线之相邻两行间的中间位置。5. 如申请专利范围第3项之字元线构造,其中从一行位之次字元驱动器分别延伸而出之次字元线之分段点在列方向配置,而与分别从相邻行位之次字元驱动器延伸而出之次字元线之分段点形成锯齿形状关系。6. 如申请专利范围第1项之字元线构造,其中该字元交连线系以具有低电阻的金属材料制成。7. 如申请专利范围第6项之字元线构造,其中该金属材料系由包括铝及钨的群组中所选出。8. 一种半导体记忆体装置用之阶层式字元线构造,该半导体记忆体装置具有多数个记忆体阵列区块,各记忆体区块包括多数行、列的记忆体晶胞,各该等记忆体阵列区块具有一个列解码器、多数条连接至列解码器且各自排列于各列中之一列的主字元线、多数个次字元线驱动器,各驱动器具有输入节点、功率节点与输出节点,且配置于该等主字元线之相邻主字元线间之各该等多数列之多数行与次列位之中,各列之次字元驱动器之输入节点与该等多数条主字元线之相关字元线相连,而编码线连接至配置于同一行中之次字元线驱动器之功率节点,该阶层式字元线构造包括:每两条相邻行位之中的次字元驱动器,该等驱动器被配置为具有彼此对置的专属输出节点;将其一端连接至各次字元驱动器之输出节点,并朝向相邻行位延伸之字元效连线;以及与各该字元交连线平行延伸之次字元线,该次字元线之中间点与对应字元交连线之另一端相连。9. 如申请专利范围第8项之字元线构造,其中该字元连线系以具有低电阻的金属材料制成。10. 如申请专利范围第9项之字元线构造,其中该金属材料系由包括铝及钨的群组中所选出。11. 如申请专利范围第9项之字元线构造,其中次字元线之一端连接至对应次字元驱动器之输出节点与字元交连线之一端。图示简单说明:第1图为使用字元交连接术之半导体记忆体装置中之字元线与次字元线之传统线路配置图;第2图为使用阶层式双重字元线构造之半导体记忆体装置中之字元线的传统线路配置图;第3图为本发明第一实施例之半导体记忆体装置之字元线构造之方块图;第4A、4B图为第3图之次字元线驱动器之电路图,其中第4A图为本发明之NMOS次字元线驱动器,而第4B图为本发明之CMOS次字元线驱动器;第5图为本发明第二实施例之半导体记忆体装置之字元线构造方块图;第6图为本发明第三实施例之半导体记忆体装置之字元线构造方块图;第7图为本发明第四实施例之半导体记忆体装置之字元线构造方块图;第8图为本发明第五实施例之半导体记忆体装置之字元线构造方块图;第9图为本发明第六实施例之半导体记忆体装置之字元线 |
