| 主权项 |
1. 一种具有一弯摺的位元线结构的半导体记忆体装置,其包含有:主位元线以及m条次位元线;侦测放大器系个别地连接至该主位元线的两端;两个次位元线区块选择开关装置根据一区块选择信号以连接该主位元线与个别的次位元线;以及一主位元线隔离开关装置连接于该两个次位元线区块选择开关装置之间,根据一主位元线隔离信号以将该主位元线分成两个相等的部份。2. 如申请专利范围第1项所定义之半导体记忆体装置,其更包含有:一位址缓冲器装置以缓冲在一位址接脚的一接收到的位址;一低位址解码器装置以解码从该位址缓冲器装置而来之缓冲的位址;至少两个区块选择信号产生装置以传送从该低位址解码器装置而来之输出信号经由二串连的反相器以及一位准转换器至该次位元线区块选择开关装置;以及至少一个主位元线隔离信号产生装置以传送产生自两个作为一NOR闸的输入之低位址解码器装置的区块选择信号之输出信号经由该位准转换器至该主位元线隔离开关装置。3. 如申请专利范围第1项所定义之半导体记忆体装置,其中该次位元线区块选择开关装置系由一NMOS电晶体所构成的。4. 如申请专利范围第1项所定义之半导体记忆体装置,其中该主位元线隔离开关装置系由一NMOS电晶体所构成的。5. 一种具有一弯摺的位元线结构的半导体记忆体装置,其包含有:主位元线以及m条次位元线;侦测放大器系个别地连接至该主位元线的两端;两个次位元线区块选择开关装置根据一区块选择信号以连接该主位元线与个别的次位元线;以及两个串连的主位元线隔离开关装置连接于该两个次位元线区块选择开关装置之间,根据一主位元线隔离信号以将该主位元线分成两个相等的部份。6. 如申请专利范围第5项所定义之半导体记忆体装置,其中在次位元线之间的该主位元线隔离开关装置以及该次位元线区块选择开关装置系交错地形成。7. 如申请专利范围第5项所定义之半导体记忆体装置,其更包含有:一位址缓冲器装置以缓冲在一位址接脚的一接收到的位址;一低位址解码器装置以解码从该位址缓冲器装置而来之缓冲的位址;至少一个区块选择信号产生装置以传送从该低位址解码器装置而来之输出信号经由二串连的反相器以及一位准转换器至该次位元线区块选择开关装置;以及至少一个主位元线隔离信号产生装置以传送从该低位址解码器装置而来的输出区块选择信号经由串连的反相器以及一位准转换器至该主位元线隔离开关装置。图示简单说明:图1是习知具有弯摺的位元线结构之DRAM的部份电路图;图2是另一习知具有弯摺的位元线结构之DRAM的部份电路图;图3A是根据本发明的第一实施例之DRAM的部份的详细电路图;图3B与图3C是如图3A所示之DRAM的动作说明;图3D是根据本发明的第一实施例之DRAM的详细电路图;图4系为一图说明如图3所示一区块选择信号以及一主位元线隔离信号的产生;图5A是根据本发明的第二实施例之DRAM的部份的详细电路图;图5B与图5C是如图5A所示之DRAM的动作说明;图5D是根据本发明的第二实施例之DRAM的详细电路图;图6系为一说明如图5所示一区块选择信号以及一主位元线 |
