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<P>Le circuit de commande de sortie à trois états comprend une paire de transistors à effet de champ complémentaires FET CMOS (1, 3) ayant des sources et drains reliés en série entre un bus d'alimentation (VDD) et une masse; des moyens pour appliquer des signaux d'entrée logiques haut et bas semblables aux grilles des transistors FET (1, 3) de manière qu'une borne de sortie (OUT) reliée entre les sources et les drains des transistors FET soit commandée vers la masse ou la bus de tension. Ou bien des signaux d'entrée de polarités opposées sont appliqués aux grilles pour que lesdits transistors FET prennent une haute impédance; des moyens de maintien d'une tension entre la source et le drain du transistor FET qui est monté dans un circuit entre le bus de tension et la borne de sortie, inférieure au plus bas d'un seuil de tension de conduction de transistor FET ou d'une tension de déblocage de diode supérieure à la tension du bus de tension, pendant ledit état d'impédance haute.<BR/>Le dernier transistor FET (1) est maintenu à l'état d'impédance haute même si une tension à la borne de sortie (OUT) est égale à une tension qui dépasse un seuil de conduction de transistor FET ou une tension de déblocage de diode supérieure à la tension du bus de tension (VDD).</P>
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