数据存储器和处理器总线

摘要

一个数据处理系统，其CPU(36)经由一条单向读出总线(42)和一条单向写入和地址总线(44)以超高速缓冲存储器(40)形式连接到数据存储器(例如，超高速缓冲存储器RAM或磁盘)。由于读出总线以及写入和地址总线只在一个方向驱动，因此避免了沿总线改变信号传送方向所消耗的时间。读出数据字(RD)和指令数据字(I)经由读出总线从超高速缓冲存储器传送到CPU的核(38)。指令地址(PC)、读出地址(RA)、写入地址(WA)和写入数据字(WD)被分时多路转换到写入和地址总线上，以便从核传送到超高速缓冲存储器。系统支持突发串模式传送，因而减少了需要在写入和地址总线上传送的地址数，从而释放这条总线的带宽为写入数据字所用。

主权项

1.处理数据的设备，所述设备包括：一个数据存储器；一个处理器，它响应从所述数据存储器中的指令地址读出的指令数据字，从所述数据存储器中的读出地址读出读出数据字，并将写入数据字写入到所述数据存储器中的写入地址；在所述数据存储器和所述处理器之间的一条单向读出总线，用于将指令数据字和读出数据字从所述数据存储器传送到所述处理器；在所述处理器和所述数据存储器之间的一条单向写入和地址总线，用于将写入数据字、指令地址字、读出地址字和写入地址字从所述处理器传送到所述数据存储器。