| 主权项 |
1. 一种快闪A/D变换器,包含:多个主比较器,用以比较多个参考电压及一输入类比信号,俾依参考电压及输入类比信号间之幅度关系,吸收来自各别主比较器之正相输出端或反相输出端之具有恒定値之电流;多个副比较器,其输入端选择经由多条信号线连接至多个主比较器之正相输出端或反相输出端,该多个副比较器输出所需之数位信号;多个恒定电流源,分别连接至多条信号线;及多个负荷电阻器,其第一端分别连接至多条信号线,及其第二端与第一端相反,其中,一公共DC偏压施加于多个负荷电阻器之第二端上,且其中,连接于接至一较低数元侧之副比较器之输入端上之信号线之多个恒定电流源之一之恒定电流値设定于较之连接于接至一较高数元侧之副比较器之输入端上之信号线之多个恒定电流源之一者为大之一値。2. 如申请专利范围第1项之快闪A/D变换器,其中,多条信号线经多个额外之公共基极电晶体连接至多个负荷电阻器之第一端,及多个副比较器之输入端。3. 如申请专利范围第1项之快闪A/D变换器,其中,多个主比较器及多个副比较器包含ECL串连闸电路。4.如申请专利范围第2项所述之快闪A/D变换器,其中,多个主比较器及多个副比较器包含ECL串连闸电路。5. 一种快闪A/D变换器,包含:多个主比较器,用以比较多个参考电压及一输入类比信号,俾依参考电压及输入信类比信号间之幅度关系,吸收来自各别主比较器之正相输出端或反相输出端之具有恒定値之电流;多条信号线,选择连接至多个主比较器之正相输出端或反相输出端;多个电流镜电路,其输入端连接至多条信号线;多个负荷电阻器,其第一端连接至多个电流镜电路之输出端,及其第二端连接至一参考电位点;及多个副比较器,其输入端连接至多个电流镜电路及多个负荷电阻器之第一端,多个副比较器输出所需之数位信号。6. 如申请专利范围第5项之快闪A/D变换器,其中该多个主比较器及该多个副比较器包含ECL串连闸电路。7. 如申请专利范围第1项之快闪A/D变换器,其中,在多个主比较器之一ECL串连闸电路中,闩之正反馈由具有横向结构之一对MOS电晶体执行。8. 一种信号处理电路,包括:记录编码器,来自碟片控制器的输入信号会施加于其上;预记录器,来自该记录编码器的输出信号会被施加于其上;写入补偿电路,来自该预记录器的输出信号会被施加于其上,该写入补偿电路会产生写入信号予磁性记录介质;自动增益控制电路,来自该磁性记录介质的读取信号会被施加于其上;滤波电路,来自该自动增益控制电路的输出信号会被施加于其上;A/D变换器,使来自该滤波电路的输出信号作A/D变换;及再生解码器,来自该A/D变换器的输出信号会施加于其上,该再生解码会产生输出信号给该碟片控制器,其中,该A/D变换器系如申请专利范围第1至7项中之任一项所使用的A/D变换器。图示简单说明:图1为电路图,显示具有本发明之一或第一实施例之摺叠差逻辑电路之快闪A/D变换器之构造;图2为电路图,显示图1所示之A/D变换器之仅最低有效数元之构造;图3为电路图,显示具有本发明之另一或第二实施例之摺叠差逻辑电路之快闪A/D变换器之仅最低有效数元之构造;图4为电路图,显示具有本发明之又另一或第三实施例之摺叠差逻辑电路之快闪A/D变换器之仅最低有效数元之构造;图5为电路图,显示在本发明之各实施例之快闪A/D变换器中所用之主比较闩(100-106)之电路构造之一例;图6为用以说明PRML信号处理电路之概要;图7为电路图,显示具有摺叠差逻辑电路之一快闪A/D变换器之构造;及图8显示依输入类比电压(Vin)而变化之一电压,此产生于 |
