| 主权项 |
1. 一种含有自动放大动态MOS电晶体记忆晶格之布置之生产方法,包含下列步骤:提供一具有垂直顺序掺杂区之矽基体(1),该顺序掺杂区包括至少一第一掺杂区(2)、一配置在第一掺杂区上之第二掺杂区(3)及一配置在第二掺杂区上而用于垂直MOS电晶体之源极区、通道及汲极区的第三掺杂区(4);蚀刻一第一沟槽(5)及一第二沟槽(6),该沟槽等延伸到该第一区(2)内,且其横过该第二区(3)及该第三区(4);提供该第一沟槽(5)表面一第一闸介质(7),且提供该第二沟槽(6)表面一第二闸介质(8);形成一第一闸极(9)在该第一沟槽(5)内;及形成一第二闸极(10)在该第二沟槽(6)内;在该第一沟槽(5)及该第二沟槽(6)间产生一第三沟槽(13),其切割通过该第一掺杂区(2)、该第二掺杂区(3)及该第三掺杂区(4);至少在该第一掺杂区(2)及该第二掺杂区(3)之区域中,提供该第三沟槽(13)一第一隔离结构(14);该第三沟槽(13)所分离之第三掺杂区(4)之部份,以互连结构(20)来电气互连;产生一二极体结构,其一端以电气导通方式连接到该第三掺杂区(4),而其另一端以电气导通方式连接到该第二闸极(10)。2. 如申请专利范围第1项之方法,其中该矽基体以第一导电型来掺杂;为形成该第一掺杂区,以和该第一导电型相反之第二导电型来掺杂的矽层(2)系磊晶生长在该矽基体(1)上;为形成该第二掺杂区(3),利用LPCVD磊晶法(低压化学蒸汽沈积磊晶法)或利用分子束磊晶法施加于以该第一导电型来掺杂之矽层(3);为形成第三掺杂区,利用LPCVD磊晶法或利用分子束磊晶法施加于以该第二导电型来掺杂之矽层(4)。3. 如申请专利范围第1或2项之方法,其中该二极体结构形成一肖特基(Schottky)二极体。4. 如申请专利范围第1或2项之方法,其中该二极体结构形成一n@su+ -p二极体(10,11)。5. 如申请专利范围第4项之方法,其中该第二闸极(10)是由掺杂之多矽晶所形成;产生一掺杂之多矽晶结构(11),其及该第二闸极(10)为二极体结构;该掺杂之多矽晶结构(11)以电气导通方式连接到该第三掺杂区。6. 如申请专利范围第5项之方法,其中该第二闸极(10)基本上对应于该第二掺杂区(3)之高度位准而产生在该第二沟槽(6)内;该掺杂之多矽晶结构(11)产生在该第二闸极(10)之上之第二沟槽(6)内;该掺杂之多矽晶结构(11)之表面提供有一金属矽化物层(12);产生一掺杂之多矽晶带(21),在各情形中该金属矽化物层(12)及该第三掺杂区(4)至少部份重叠在多矽晶带(21)内。7. 如申请专利范围第5项之方法,其中在该第二闸极(10)及该掺杂之多矽晶结构(11)间产生一扩散障壁层(10a)。8. 如申请专利范围第6项之方法,其中在该第二闸极(10)及该掺杂之多矽晶结构(11)间产生一扩散障壁层(10a)。9. 如申请专利范围第1或2项之方法,其中在该第一掺杂区(2)及该第三掺杂区(4)中之掺杂物浓度调整在大于或等于每立方公分10@su1@su9之范围中;在该第二掺杂区(3)中之掺杂物浓度调整在少于或等于每立公分10@su1@su8之范围中;该第一闸介质(7)及该第二闸介质(8)以700℃至800℃之热氧化来形成。10. 如申请专利范围第1或2项之方法,其中该互连结构(20)是以和该第三掺杂区(4)同一导电型之掺杂多矽晶所组成的第三沟槽(13)来形成。11. 如申请专利范围第1或2项之方法,其中在该矽基体(1)中产生许多以矩阵方式配置之记忆晶格;该第一沟槽(5)、该第二沟槽(6)及该第三沟槽(13)各形成为平行带;在该第一沟槽(5)内侧,产生一第四沟槽(15),其切割通过该第一掺杂区(2),而且在第一掺杂区(2)形成一第二隔离结构(17),该隔离结构至少相互隔离该第四沟槽(15)任一侧上之该第一掺杂区(2)的部份;在该第二沟槽(6)内侧,产生一第五沟槽(16),其切割通过该第一掺杂区(4),而且在第一掺杂区(4)形成一第三隔离结构(19),该隔离结构至少相互隔离该第五沟槽(16)之任一侧上之该第一掺杂区(2)、该第二闸极(10)及该二极体结构(10,11)的部份;产生第六沟槽,其与该第一沟槽(5)、该第二沟槽(6)、及该第三沟槽(13)交叉,其往下延伸到该第一掺杂区(2)内而没有切割通过该第一掺杂区(2),而且其以该第四隔离结构(22)充填;产生文字线路,其平行延伸到该第六沟槽,且经文字线路接点(25)以电气导通方式连接到该第一闸极(9);相邻之记忆晶格以镜像对称方式沿着一文字线路配置;在各情形中该第一沟槽(5)及该第三沟槽(13)间所配置之第一掺杂区(2)的部份,连接成为数元线路(2a);该第三沟槽(13)及该第二沟槽(6)间所配置之第一掺杂区(2)的部份,连接成为供给电压线路(2b)。图示简单说明:图1表示含垂直顺序掺杂区之矽基体;图2表示在沟槽形成后之矽基体,该沟槽提供选择电晶体及记忆电晶体各具有闸介质及闸极;图3表示一二极体结构形成后之矽基体;图4表示选择电晶体及记忆电晶体间隔离沟槽形成后,而且对邻接记忆格的矽基体;图5表示第三掺杂区及二极体结构间互连结结构形成后之矽基体;图6表示文字线路接触形成后之矽基体;图7表示根据本发明所制造记忆格装置之平面图;及 |
