| 主权项 |
1. 一种除去半导体基底图型的侧壁保护膜材料之 方法, 包括下述步骤: 测镀蚀刻该材料;及 湿蚀刻该材料。2. 如申请专利范围第1项之方法, 其中,该溅镀蚀刻系电 浆乾蚀刻,而该电浆乾蚀刻系在高频偏压施加于该 半导体 基底时,藉由提供O@ss2气体及F系统气体之混合气体 作为 蚀刻气体而执行的,该F系统气体包括至少一或二 或更多 种选自SF、CHF@ss3及CF之气体。3. 如申请专利范围 第2项之方法,其中,该高频偏压在 100至300W的范围内,而该F系统气体对该O@ss2气体的 流 量比率在1至25%范围内。4. 如申请专利范围第3项 之方法,其中,钨会包含于该材 料中。5. 如申请专利范围第4项之方法,其中,该蚀 刻气体包括 SF气体及O@ss2气体的混合气体。6. 如申请专利范围 第2项之方法,其中,该基底之温度在 溅镀蚀刻时会保持在0至80℃范围内。7. 一种形成 半导体装置的电路图型之方法,包括下述步 骤: 将导体膜形成于半导体基底上; 将光阻图型形成于该导体膜上; 以该光阻图型作为蚀刻光罩,藉由乾蚀刻该基底而 除去自 该光阻图型曝露的该导体膜,藉以形成保护膜于该 光阻图 型遮盖的该导体膜之侧壁上; 除去该光阻图型; 电浆乾蚀刻该基底,以致于该保护膜的材料会被溅 镀蚀刻 ;及 湿蚀刻该基底,以致于该保护膜的材料会选择性地 被除去 。8. 如申请专利范围第7项之方法,其中,该电浆乾 蚀刻系 在高频偏压施加于该半导体基底时,藉由提供O@ss2 气体 及F系统气体之混合气体作为为蚀刻气体而执行的 ,该F系 统气体包括至少一或二或更多种选自SF、CHF@ss3及 CF之 气体。9. 如申请专利范围第8项之方法,其中,该高 频偏压在 100至300W的范围内,而该F系统气体对该O@ss2气体的 流 量比率在1至25%范围内。10. 如申请专利范围第9项 之方法,其中,钨会包含于该 保护膜的该材料中。11. 如申请专利范围第9项之 方法,其中,钨会包含于该 导体膜中。12. 如申请专利范围第11项之方法,其中 ,该蚀刻气体包 括SF气体及O@ss2气体的混合气体。13. 如申请专利 范围第8项之方法,其中,该基底之温度 在溅镀蚀刻时会保持在0至80℃范围内。14. 一种装 置,其藉由处理基底上待处理的膜而形成预定 图型、处理形成于该待处理膜上的预定光阻图型, 其包括 : 副蚀刻装置,其系用于电浆乾蚀刻该基底,以致于 该保护 膜的材料会被溅镀蚀刻。15. 如申请专利范围第14 项之装置,进一步包括: 装置,其系用于湿蚀刻该基底,以致于该保护膜的 材料会 被选择性地除去。16. 如申请专利范围第15项之装 置,进一步包括: 用于使该光阻图型成灰之装置。17. 如申请专利范 围第14项之装置,其中,一乾蚀刻装置 会作为该主蚀刻装置及该副蚀刻装置。18.如申请 专利范围第16项之装置,其中,一乾蚀刻装置 会作为该主蚀刻装置及该成灰装置。19. 如申请专 利范围第16项之装置,进一步包括: 在该主蚀刻装置、该副蚀刻装置及该成灰装置之 间转送该 基底之装置;及 当该基底被转送时,将该基底的周遭实际地设成真 空状态 之装置。20. 如申请专利范围第14项之装置,其中, 该电浆乾蚀刻 系在高频偏压施加于该半导体基底时,藉由提供O@ ss2气 体及F系统气体之混合气体作为为蚀刻气体而执行 的,该F 系统气体包括至少一或二或更多种选自SF、CHF@ss3 及CF 之气体。21. 如申请专利范围第20项之装置,其中, 该高频偏压在 100至300W的范围内,而该F系统气体对该O@ss2气体的 流 量比率在1至25%范围内。22. 如申请专利范围第21项 之装置,其中,钨会包含于该 保护膜的该材料中,而且,该蚀刻气体包括SF气体及 O@ ss2气体的混合气体。23. 如申请专利范围第20项之 装置,其中,该副蚀刻装置 具有使该基底之温度保持在0至80℃范围内之装置 。24. 一种制造半导体装置之方法,包括下述步骤: 将光阻图型形成于基底的导体膜上; 以该光阻图型作为蚀刻光罩,藉由乾蚀刻该基底而 除去自 该光阻图型曝露的该导体膜,藉以形成保护膜于该 光阻图 型遮盖的该导体膜之侧壁上; 除去该光阻图型; 电浆乾蚀刻该基底,以致于该保护膜的材料会被溅 镀蚀刻 ;及 湿蚀刻该基底,以致于该保护膜的材料会选择性地 被除去 。25. 如申请专利范围第24项之方法,其中,该电浆 乾蚀刻 系在高频偏压施加于该半导体基底时,藉由提供O@ ss2气 体及F系统气体之混合气体作为为蚀刻气体而执行 的,该F 系统气体包括至少一或二或更多种选自SF、CHF@ss3 及CF 之气体。26. 如申请专利范围第25项之方法,其中, 该高频偏压在 100至300W的范围内,而该F系统气体对该O@ss2气体的 流 量比率在1至25%范围内。27. 如申请专利范围第26项 之方法,其中,钨会包含于该 保护膜的该材料中。28. 如申请专利范围第26项之 方法,其中,钨会包含于该 导体膜中。29. 如申请专利范围第28项之方法,其中 ,该蚀刻气体包 括SF气体及O@ss2气体的混合气体。30. 如申请专利 范围第25项之方法,其中,该基底之温度 在溅镀蚀刻时会保持在0至80℃范围内。图示简单 说明: 图1系根据发明的实施例之半导体制造装置的说明 图; 图2系图1的半导体制造装置中用以除去保护膜之 副蚀刻处 理部份的说明图; 图3系图1的半导体制造装置中用以除去保护膜之 修改的蚀 刻处理部份的说明图; 图4系根据发明的实施例之半导体制造装置的说明 图; 图5系根据发明的实施例之半导体积体电路装置的 制造步 骤流程图; 图6系半导体积体电路装置制造的一步骤中,半导 体积体 电路装置的一部份之剖面视图; 图7系半导体积体电路装置制造的一步骤中,半导 体积体 电路装置的另一部份之剖面视图; 图8系图6及图7的接续步骤中,半导体积体电路装置 的另 一部份之剖面视图; 图9系图8的接续步骤中,半导体积体电路装置的另 一部份 之剖面视图; 图10系图9的接续步骤中,半导体积体电路装置的另 一部 份之剖面视图; 图11系图10的接续步骤中,半导体积体电路装置的 另一部 份之剖面视图; 图12系图11的接续步骤中,半导体积体电路装置的 另一部 份之剖面视图; 图13系图11的接续步骤中,半导体积体电路装置的 另一部 份之剖面视图; 图14系图12及图13的接续步骤中,半导体积体电路装 置的 另一部份之剖面视图; 图15系图12及图13的接续步骤中,半导体积体电路装 置的 另一部份之剖面视图; 图16系图14及图15的接续步骤中,半导体积体电路装 置的 另一部份之剖面视图; 图17系图14及图15的接续步骤中,半导体积体电路装 置的 另一部份之剖面视图; 图18系图16及图17的接续步骤中,半导体积体电路装 置的 另一部份之剖面视图; 图19系图18的接续步骤中,半导体积体电路装置的 另一部 份之剖面视图; 图20系图18的接续步骤中,半导体积体电路装置的 另一部 份之剖面视图; 图21系图20的接续步骤中,半导体积体电路装置的 另一部 份之剖面视图; 图22至24系使用cl@ss2系统气体的电浆乾蚀刻制程, 将导 体膜侧壁的保护膜除去之SEM(扫瞄式电子显微镜) 图片; 图25至27系使用O@ss2/SF@ss6系统气体的电浆乾蚀刻制 程 ,将导体膜侧壁的保护膜除去之SEM(扫瞄式电子显 微镜) 图片; 图28系执行发明的保护膜除去制程之前,电路部份 的SEM 照片; 图29系执行发明的保护膜除去制程之后,电路部份 的SEM 照片; 图30系图21的接续步骤中,半导体积体电路装置的 另一部 份之剖面视图; 图31系图21的接续步骤中,半导体积体电路装置的 另一部 份之剖面视图; 图32系根据发明的另一实施例之半导体积体电路 装置的制 造步骤流程图; 图33系用于发明的另一实施例之半导体制造装置 的说明图 ; 图34系根据发明的另一实施例,在半导体积体电路 装置制 造步骤期间中,一部份之剖面视图; 图35系图34接续步骤中,装置的另一部份之剖面视 图; 图36系图35接续步骤中,装置的另一部份之剖面视 图; 图37系图36接续步骤中,装置的另一部份之剖面视 图; 图38系根据发明的另一实施例之半导体积体电路 装置的制 造步骤流程图; 图39系用于图38的制造步骤之半导体制造装置的说 明图; 图40系半导体积体电路装置制造的一步骤中,半导 体积体 电路装置的一部份之剖面视图; 图41系图40的接续步骤中,半导体积体电路装置的 另一部 份之剖面视图; 图42系图41的接续步骤中,半导体积体电路装置的 另一部 份之剖面视图; 图43系图42的接续步骤中,半导体积体电路装置的 另一部 份之剖面视图; 图44系根据发明的另一实施例之半导体制造装置 的说明图 ;与及 图45系根据发明的另一实施例之半导体制造装置 的说明图 |
