| 主权项 |
1. 一种半导体记忆体装置,其特征系具有: 包含复数的不挥发性记忆体单元的记忆体单元阵 列(18), 及, 将用以供应前述记忆体单元的写入电压昇压的昇 压电路( 15),及, 计数计(12),(12a,12b),及, 为了控制对前述记忆体单元的前述写入电压的供 应时间, 而输出:在前述计数器所产生的所定次数的计数之 中,使 其从初次到任意次数为止以一定时间间隔做计数, 并从前 述任意次数开始以后的次数以阶段的增加的时间 间隔做计 数的信号,的计时器(13),及, 将前述写入电压到达预先决定的上限为止的前述 昇压电路 所产生的昇压位准依照前述任意次数而做阶段性 的分割, 而且若前述写入电压已到达预先决定的上限则维 持住此写 入电压的写入电压控制电路(14)。2. 如申请专利范 围第1项之半导体记忆体装置,其中前述 的记忆体单元系具有电荷蓄积层的MOS型的不挥发 性的记 忆体单元电晶体,而配置于前述电荷蓄积层上的控 制闸极 系相当于前述记忆体单元阵列中的字元线,而前述 不挥发 性的记忆体单元电晶体在写入时系对应于加在前 述记忆体 单元电晶体的汲极及前述控制闸极的电位的差的 绝对値, 且此绝对値愈大其临界电压的变动也愈大,并记忆 对应于 此临界电压的资料。3. 如申请专利范围第2项之半 导体记忆体装置,其中前述 的写入电压系供应到前述记忆体单元的前述控制 闸极。4. 如申请专利范围第1项之半导体记忆体装 置,其中前述 计时器的输出信号的阶段的增加的时间间隔系分 别设定为 能够得到:对应于在前述写入电压到达预先决定的 上限之 前的前述写入电压的阶段性分割之中的一次上昇 份的前述 记忆体单元的临界电压的上昇份。5. 如申请专利 范围第1项之半导体记忆体装置,其中更具 备了:用以将前述写入电压到达预先决定的上限为 止的昇 压电路所产生的昇压位准依照前述任意次数而做 阶段性的 分割的程式手段(19,20,21)。6. 一种半导体记忆体装 置,其特征系具有: 包含复数的不挥发性记忆体单元的记忆体单元阵 列(18), 及 将用以供应前述记忆体单元的写入电压昇压的昇 压电路( 15),及, 计数写入动作的所定次数的第1计数器(12a),及, 从前述所定次数之中的任意次数做其后的计数的 第2计数 器(12b),及, 为了控制对前述记忆体单元的前述写入电压的供 应时间, 而输出:在前述第1计数器所产生的所定次数的计 数之中 ,使其从初次到任意次数为止以一定时间间隔计数 ,并从 前述任意次数开始以后的次数以阶段的增的时间 间隔做计 数的信号,的计时器(13),及, 将前述写入电压到达预先决定的上限为止的前述 昇压电路 所产生的昇压位准依照前述任意次数而做阶段性 的分割, 而且若前述写入电压已到达预先决定的上限则维 持住此写 入电压的写入电压控制电路(14),及, 用以将前述写入电压到达预先决定的上限为止的 昇压电路 所产生的昇压位准依照前述任意次数而做阶段性 的分割的 程式系统; 而此程式系统系为了要使前述初次的昇压位准为 可变的而 设置的。7. 如申请专利范围第6项之半导体记忆体 装置,其中前述 程式系统包括:输出用以在前述写入电压控制电路 设定前 述昇压位准的选择信号的写入电压选择电路(21), 及,指 定前述写入电压选择电路的选择信号的解码器(20) ,及, 供应程式信号到前述解码器的引线电路(19)。8. 如 申请专利范围第6项之半导体记忆体装置,其中由 前 述程式系统便可以使前述写入电压到达预先决定 的上限为 止而将前述昇压位准做阶段性分割的前述任意次 数做改变 。9. 如申请专利范围第6项之半导体记忆体装置, 其中前述 计时器的输出信号的阶段的增加的时间间隔系分 别设定为 能够得到:对应于在前述写入电压到达预先决定的 上限之 前的前述写入电压的阶段性分割之中的第一次上 昇分的前 述记忆体单元的临界电压的上昇份。10. 如申请专 利范围第6项之半导体记忆体装置,其中前 述的记忆体单元系具有电荷蓄积层的MOS型的不挥 发性的 记忆体单元电晶体,而配置于前述电荷蓄积层上的 控制闸 极系相当于前述记忆体单元阵列中的字元线,而前 述不挥 发生的记忆体单元电晶体在写入时系对应于加在 前述记忆 体单元电晶体的汲极及前述控制闸极的电位的差 的绝对値 ,且此绝对値愈大其临界电压的变动也愈大,并记 忆对应 于此临界电压的资料。11. 如申请专利范围第9项 之半导体记忆体装置,其中前 述写入电压系供应到前述记忆体单元的前述控制 闸极。12. 一种具有确认功能之半导体记忆体装置 ,其特征系具 有: 包含复数的不挥发性记忆体单元的记忆体单元阵 列(18), 及, 用以选择前述记忆体单元的解码器(17),及, 将用以供应前述记忆体单元的写入电压昇压的昇 压电路( 15),及, 计数器(12)(12a,12b),及, 为了控制对前述记忆体单元的前述写入电压的供 应时间, 而输出:在前述计数器所产生的所定次数的计数之 中,使 其从初次到任意次数为止以一定时间间隔计数,并 从前述 任意次数开始之后的次数以阶段的增加的时间间 隔做计数 的信号,的计时器(13),及, 将前述写入电压到达预先决定的上限为止的前述 昇压电路 所产生的昇压位准依照前述任意次数而做阶段性 的分割, 而且若前述写入电压已到达预先决定的上限则维 持住此写 入电压的写入电压控制电路(14); 而且每一次前述计数器做计数均进行:判断是否正 确的资 料写入前述记忆体单元阵列的选择了的记忆体单 元,前述 确认动作;并直到正确的将资料写入为止,依照前 述计数 器的控制而对此选择的记忆体单元进行写入动作 。13. 如申请专利范围第12项之具有确认功能之半 导体记忆 体装置,其中前述计数器的输出信号的阶段的增加 的时间 间隔系分别设定为能够得到:对应于在前述写入电 压到达 预先决定的上限之前的前述写入电压的阶段性分 割之中的 任何一次的上昇分的前述记忆体单元的临界电压 的上昇份 。14. 如申请专利范围第12项之具有确认功能之半 导体记忆 体装置,其中更具备了:用以将前述写入电压到达 预先决 定的上限为止的昇压电路所产生的昇压位准依照 前述任意 次类而做阶段性的分割的程式手段(19,20,21)。15. 如申请专利范围第14项之具有确认功能之半导体 记忆 装置,其中前述程式手段包含:输出用以在前述写 入电压 控制电路设定前述昇压位准的选择信号的写入电 压选择电 路(21),及,指定前述写入电压选择电路的选择信号 的解 码器(20),及,供应程式信号到前述解码器的引线电 路( 19);而由前述程式手段便可以使前述写入电压到达 预先 决定的上限为止而将前述昇压位准做阶段性分割 的前述任 意次数做改变。图示简单说明: 第1图系显示本发明的第1实施例的半导体记忆体 装置的要 部的构成的电路区块图。 第2图系显示图1的电路的动作的波形图。 第3图示显示图1的电路的写入动作的控制的流程 图。 第4图系显示使单元的临界电压上昇,而所写入的 电压的 上昇分与此上昇分等价的写入时间的关系的特性 图。 第5图系显示本发明的第2实施例的半导体记忆体 装置的构 成的方块图。 第6图系显示图5的电路的动作的时刻(timing)图。 第7图系显示图5的修整引线(trimming fuse)电路的构 成 的电路图。 第8图系显示图5的引线解码器的电路构成的电路 图。 第9图系显示引线解码器的输出信号及写入电压的 供应型 式(pattern)的关系的图。 第10图系显示图5的写入电压选择电路的构成的一 部份的 电路路。 第11图系显示图5的写入电压选择电路的构成的一 部份的 电路图。 第12图系显示图10及图11所示的写入电压选择电路 的输入 及输出的信号的对应例的图。 |
