| 主权项 |
1. 一种半导体记忆装置,其特征在于:具备多数字 线; 与前述多数字线交叉之分配成第一及第二组的多 数位线对 ;连接前述字线和前述位线对,配置成行列状的多 数记忆 格;按照外部位址信号,在和对应的记忆格之间进 行记忆 资料之读出/写入动作的记忆格选择机构;及,分别 并排 接受来自外部的多数输入资料而输出到前述记忆 格选择机 构的多数输入缓冲机构;前述输入缓冲机构与前述 位线对 的前述第一及前述第二组对应而分别分配成第一 及第二组 ,属于前述第一及前述第二组的输入缓冲机构各自 包含第 一切换机构:按照来自外部的动作模态指定信号, 切换接 受对应之前述输入资料的第一状态和共同接受对 于前述输 入缓冲机构之中的预定输入缓冲机构之前述输入 资料的第 二状态;属于前述第一组的输入缓冲机构各自更包 含第一 反转机构:在成为前述第二状态时,按照来自外部 的反转 指示信号,反转前述输入资料者。2. 如申请专利范 围第1项之半导体记忆装置,其中更具备 与前述输入缓冲机构分别对应设置,接受为前述记 忆格选 择机构所读出的记忆资料而输出到外部的多数输 出缓冲机 构及接受应为前述输出缓冲机构所输出的前述记 忆资料, 进行逻辑运算而输出判定信号的逻辑运算机构,前 述逻辑 运算机构于前述所读出的记忆资料和所写入的记 忆资料一 致时,使前述判定信号成为活性,与前述预定输入 缓冲机 构对应的前述输出缓冲机构包含第二切换机构:按 照前述 动作模态指定信号,切换输出前述记忆资料的第一 状态和 输出前述判定信号的第二状态。3. 一种半导体记 忆装置,其特征在于:具备多数字线; 与前述多数字线交叉之分配成第一及第二组的多 数位线对 ;连接前述字线和前述位线对,配置成行列状的多 数记忆 格;按照外部位址信号,在和对应的记忆格之间进 行记忆 资料之读出/写入动作的记忆格选择机构;及,分别 并排 接受来自外部的多数输入资料而输出到前述记忆 格选择机 构之分配成多数组的多数输入缓冲机构;前述输入 缓冲机 构组的各自与前述位线对的前述第一及前述第二 组对应而 分别分配成第一及第二分组,属于前述第一及前述 第二分 组的输入缓冲机构各自包含第一切换机构:按照来 自外部 的动作模态指定信号,切换接受对应之前述输入资 料的第 一状态和共同接受对于前述输入缓冲机构每组之 预定输入 缓冲机构之前述输入资料的第二状态;属于前述第 一分组 的输入缓冲机构各自更包含第一反转机构:在成为 前述第 二状态时,按照来自外部的反转指示信号,反转前 述输入 资料者。4. 如申请专利范围第3项之半导体记忆装 置,其中更具备 与前述输入缓冲机构分别对应设置,接受为前述记 忆格选 择机构所读出的记忆资料而输出到外部的多数输 出缓冲机 构及接受应为与前述输入缓冲机构组对应之前述 输出缓冲 机构所输出的前述记忆资料,进行逻辑运算而输出 判定信 号的多数逻辑运算机构,前述逻辑运算机构各自于 前述所 读出的记忆资料和所写入的记忆资料一致时,使前 述判定 信号成为活性,与前述预定输入缓冲机构对应的前 述输出 缓冲机构包含第二切换机构:按照前述动作模态指 定信号 ,切换输出前述记忆资料的状态和输出前述判定信 号的状 态。5. 一种半导体记忆装置,其特征在于:具备多 数字线; 与前述多数字线交叉之分配成第一及第二组的多 数位线对 ;连接前述字线和前述位线对,配置成行列状的多 数记忆 格;按照外部位址信号,在和对应的记忆格之间进 行记忆 资料之读出/写入动作的记忆格选择机构;及,分别 并排 接受来自外部的多数输入资料而输出到前述记忆 格选择机 构的多数输入缓冲机构;前述输入缓冲机构与前述 位线对 的前述第一及前述第二组对应而分别分配成第一 及第二组 ,属于前述第一及第二组的输入缓冲机构各自包含 第一切 换机构:按照来自外部的动作模态指定信号,切换 接受对 应之前述输入资料的第一状态和共同接受对于前 述输入缓 冲机构之中的预定输入缓冲机构之前述输入资料 的第二状 态;属于前述第一组的输入缓冲机构各自包含第一 输入控 制机构:按照第一外部控制信号,控制对前述记忆 格选择 机构的前述输入资料输出;属于前述第二组的输入 缓冲机 构各自包含第二输入控制机构:按照第二外部控制 信号, 控制对前述记忆格选择机构的前述输入资料输出 者。6. 如申请专利范围第5项之半导体记忆装置, 其中更具备 与前述输入缓冲机构分别对应设置,接受为前述记 忆格选 择机构所读出的前述记忆资料而输出到外部的多 数输出缓 冲机构及接受应为前述输出缓冲机构所输出的前 述记忆资 料,进行逻辑运算而输出判定信号的逻辑运算机构 ,前述 逻辑运算机构于前述所读出的记忆资料和所写入 的记忆资 料一致时,使前述判定信号成为活性,与前述预定 输入缓 冲机构对应的前述输出缓冲机构包含第二切换机 构:按照 前述动作模态指定信号,切换输出前述记忆资料的 状态和 输出前述判定信号的状态。7. 一种半导体记忆装 置,其特征在于:具备多数字线; 与前述多数字线交叉之分配成第一及第二组的多 数位线对 ;连接前述字线和前述位线对,配置成行列状的多 数记忆 格;按照外部位址信号,在和对应的记忆格之间进 行记忆 资料之读出/写入动作的记忆格选择机构;及,分别 并排 接受来自外部的多数输入资料而输出到前述记忆 格选择机 构之分配成多数组的多数输入缓冲机构;前述输入 缓冲机 构组的各自与前述位线对的前述第一及前述第二 组对应而 分别分配成第一及第二分组,属于前述第一及第二 分组的 输入缓冲机构各自包含第一切换机构:按照来自外 部的动 作模态指定信号,切换接受对应之前述输入资料的 第一状 态和共同接受对于前述输入缓冲机构各组的预定 输入缓冲 机构之前述输入资料的第二状态;属于前述第一分 组的输 入缓冲机构各自包含第一输入控制机构:按照第一 外部控 制信号,控制对前述记忆格选择机构的前述输入资 料输出 ;属于前述第二分组的输入缓冲机构各自包含第二 输入控 制机构:按照第二外部控制信号,控制对前述记忆 格选择 机构的前述输入资料输出者。8. 如申请专利范围 第7项之半导体记忆装置,其中更具备 与前述输入缓冲机构分别对应设置,接受为前述记 忆格选 择机构所读出的前述记忆资料而输出到外部的多 数输出缓 冲机构及接受应为与前述输入缓冲机构组对应之 前述输出 缓冲机构所输出的前述记忆资料,进行逻辑运算而 输出判 定信号的多数逻辑运算机构,前述逻辑运算机构的 各自于 前述所读出的记忆资料和所写入的记忆资料一致 时,使前 述判定信号成为活性,与前述预定输入缓冲机构对 应的前 述输出缓冲机构包含第二切换机构:按照前述动作 模态指 定信号,切换输出前述记忆资料的状态和输出前述 判定信 号的状态。9. 如申请专利范围第2.4.6或8项之半导 体记忆装置, 其中前述逻辑运算机构包含接受从连接前述第一 组的位线 对之记忆格所读出的前述记忆资料,按照来自前述 外部的 反转指示信号,将前述记忆资料反转输出的第二反 转机构 ;及,接受从连接前述第二组的位线对之记忆格所 读出的 前述记忆资料和前述第二反转机构的输出资料而 进行比较 的比较运算机构;前述比较运算机构于全部的输入 资料相 等时,输出活性的前述判定信号。10. 如申请专利 范围第1到8项之任一项之半导体记忆装置 ,其中前述记忆格选择机构包含与前述位线对的各 自对应 ,检测放大前述位线对间之电位差的多数检测放大 机构, 与属于前述第一组之位线对对应的前述检测放大 机构和与 属于前述第二组之位线对对应的前述检测放大机 构隔着前 述位线对配置在两端,属于前述第一组的位线和属 于前述 第二组的位线交互配置。11. 如申请专利范围第1.3 .5或7项之半导体记忆装置, 其中更具备分别接受前述多数输入资料的多数输 入端子; 分别连接前述输入端子和前述输入缓冲机构之间 的多数输 入电位控制机构;及,按照第三外部控制信号和前 述动作 模态指定信号,输出第一及第二内部输入控制信号 的控制 信号发生机构;前述控制信号发生机构按照前述动 作模态 指定信号,前述输入缓冲机构成为前述第一状态时 ,输出 与前述第三外部控制信号相应的前述第一及前述 第二内部 输入控制信号,按照前述动作模态指定信号,前述 输入缓 冲机构成为前述第二状态时,输出与前述第三外部 控制信 号相应的前述第一内部输入控制信号和惰性的前 述第二内 部输入控制信号,连接前述预定输入缓冲机构的输 入电位 控制机构为前述第一内部输入控制信号所控制,输 出与前 述输入资料对应的电位,连接其他前述输入缓冲机 构的输 入电位控制机构为前述第二内部输入控制信号所 控制,输 出与前述输入资料对应的电位。图示简单说明: 图1为显示本发明实施形态1之半导体记忆装置构 造的概略 方块图。 图2为显示本发明实施形态1之半导体记忆装置动 作的定时 图。 图3为显示本发明实施形态1的半导体记忆装置之 输入缓冲 电路构造的电路图。 图4为显示本发明实施形态1的输入缓冲电路通常 动作模态 之动作的定时图。 图5为显示本发明实施形态1的输入缓冲电路测试 模态之动 作的定时图, 图5(a)显示反转指示信号惰性时的动作,图5(b)显示 反转 指示信号活性时的动作。 图6为显示本发明实施形态1的半导体记忆装置之 记忆格及 感测放大器部构造的电路图。 图7为显示本发明实施形态1的半导体记忆装置之 输出缓冲 电路构造的电路图。 图8为显示本发明实施形态1的半导体记忆装置之 逻辑合成 电路构造的电路图。 图9为显示逻辑合成电路之动作的动作说明图,图9( a)显 示反转信号惰性时的动作,图9(b)显示反转信号活 性时的 动作。 图10为显示本发明实施形态1的半导体记忆装置通 常动作 之读出动作的定时图。 图11为显示实施形态1的半导体记忆装置测试模态 之读出 动作的第一定时图。 图12为显示实施形态1的半导体记忆装置测试模态 之读出 动作的第二定时图。 图13为显示本发明实施形态2的半导体记忆装置之 输入电 位控制电路构造的电路图。 图14为显示实施形态2的输入电位控制电路通常动 作之动 作的定时图。 图15为显示实施形态2的输入电位控制电路测试模 态之动 作的定时图。 图16为显示本发明实施形态3的半导体记忆装置之 输入缓 冲电路构造的电路图。 图17为显示实施形态3之半导体记忆装置动作的定 时图。 图18为显示具有习知资料位元压缩机能之半导体 记忆装置 构造的概略方块图。 图19为显示具有习知资料位元压缩机能的半导体 记忆装置 |
