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Es wird ein nach dem Fliessbandprinzip arbeitender Prozessor vorgeschlagen, welcher nach einer Unterbrechung einer Befehlsausführung diese möglichst schnell wieder aufnimmt. Dazu ist für jede während der Fliessbandverarbeitung durchzuführende Einzeloperation (E0, ...) ein Befehlsadressregister (BR0, ...) vorgesehen, in welchem die Befehlsadresse (AD0, ...) des durch die jeweilige Einzeloperation (E0, ...) zu bearbeitenden Befehls (B0, ...) hinterlegt ist, wobei der Prozessor Mittel aufweist, die bei einer Unterbrechung einer Befehlsausführung die Befehlsadresse (AD0) aus dem der Einzeloperation "Befehlsausführung und/oder Operanden-Zugriff" (E4) zugeordneten Befehlsadressregister (BR4) auslesen und nach der Unterbrechung die Befehlsbearbeitung des unter der Befehlsadresse (AD0, ...) hinterlegten Befehls (B0, ...) einleiten. Die Erfindung wird angewandt in speicherprogrammierbaren Steuerungen.
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