| 主权项 |
1.一种藉电容耦合触发之静电放电保护电路,系形成于一半导体基底上,其包括:一第一P型井区,形成于该井区内;一绝缘结构,覆于该基底之一侧;至少一接触区,形成于该基底内;一复晶矽层,形成于该绝缘结构上,并与该接触区呈电性耦接;一介电层,覆于该复晶矽层上;一积体电路接合垫,形成于该介电层上,适位于该复晶矽层上方,其间建构得一电容器,系于对地为正之一静电放电脉冲及于该接合垫时,藉该电容器耦合至该井区;一第一N型浓掺植区,形成于该井区内,并与该接合垫呈电性耦接;至少一第二N型浓掺植区,与该第一N型浓掺植区互为相隔,形成于该第一井区内,并耦接至电路接地点;一闸极结构,由下而上系由一闸极介电层和一闸极电极层构成,形成于该等第一和第二N型浓掺植区间之该井区上,并以该闸极电极层耦接至电路接地点,其与该等第一和第二N型浓掺植区间建构得一电晶体元件,当该静电放电脉冲耦合至该第一井区后,驱动该电晶体元件呈骤回现象,藉以均匀释放该接合垫上之该静电放电脉冲;以及一负载元件,耦接于该接触区和电路接地点之间,于该静电放电脉冲发生期间,使该井区和该第二N型浓掺植区保持于顺向偏压,而于一般操作下,令该第一井区接地。2.如申请专利范围第1项所述之该藉电容耦合触发之静电放电保护电路,其中,该负载元件是一电阻器。3.如申请专利范围第1项所述之该藉电容耦合触发之静电放电保护电路,尚包括一电源线。4.如申请专利范围第3项所述之该藉电容耦合触发之静电放电保护电路,其中,该负载元件是一NMOS电晶体,以其汲极和源极分别耦接至该接触区及电路接地点,而其闸极则由该电源线控制。5.如申请专利范围第4项所述之该藉电容耦合触发之静电放电保护电路,尚包括一第二P型井区,形成于该基底内。6.如申请专利范围第5项所述之该藉电容耦合触发之静电放电保护电路,其中,该NMOS电晶体系形成于该第二井区内。7.如申请专利范围第1项所述之该藉电容耦合触发之静电放电保护电路,尚包括一二极体,以其阳极和阴极分别耦接至电路接地点和该接合垫上,用以释放该接合垫上对地为负之静电放电脉冲。8.一种藉电容耦合触发之静电放电保护电路,系形成于一半导体基底上,其包括:一第一N型井区内,形成于该井区内;一电源线;一绝缘结构;覆于该基底之一侧;至少一接触区,形成于该基底内;一复晶矽层,形成于该绝缘结构上,并与该接触区呈电性耦接;一介电层,覆于该复晶矽层上,一积体电路接合垫,形成于该介电层上,适位于该复晶矽层上方,其间建构得一电容器,系于对该电源线为负之一静电放电脉冲及于该接合垫时,藉该电容器耦合至该井区;一第一P型浓掺植区,形成于该井区内,并与该接合垫呈电性耦接;至少一第二P型浓掺植内,与该第一P型浓掺植区互为相隔,形成于该第一井区内,并耦接至该电源线;一闸极结构,由下而上系由一闸极介电层和一闸极电极层构成,形成于该等第一和第二P型浓掺植区间之该井区上,并以该闸极电极层耦接至该电源线,其与该等第一和第二P型浓掺植区间建构得一电晶体元件,当该静电放电脉冲耦合至该第一井区后,驱动该电晶体元件呈骤回现象,藉以均匀释放该接合垫上之该静电放电脉冲;以及一负载元件,耦接于该接触区和该电源线,于该静电放电脉冲发生期间,使该井区和该第二P型浓掺植区保持于顺向偏压,于一般操作下,令该第一井区与该电源线同电位。9.如申请专利范围第8项所述之该藉电容耦合触发之静电放电保护电路,其中,该负载元件是一电阻器。10.如申请专利范围第8项所述之该藉电容耦合触发之静电放电保护电路,其中,该负载元件是一PMOS电晶体,以其汲极和源极分别耦接至该接合垫及该电源线,而其闸极则耦接至电路接地点。11.如申请专利范围第10项所述之该藉电容耦合触发之静电放电保护电路,尚包括一第二N型井区,形成于该基底内。12.如申请专利范围第11项所述之该藉电容耦合触发之静电放电保护电路,其中,该PMOS电晶体系形成该第二井区内。13.如申请专利范围第8项所述之该藉电容耦合触发之静电放电保护电路,尚包括一二极体,以其阳极和阴极分别耦接至该接合垫和该电源线上,用以释放该接合垫上一对该电源线为正之静电放电脉冲。图示简单说明:第1图系显示用以说明习知设置于输入接合垫处之一ESD保护电路示意图;第2图系显示用以说明习知设置于输出接合垫处之一ESD保护电路示意图;第3图系显示用以说明根据本发明一较佳实施例的电路示意图;第4图系显示用以说明第3图之电路制作于一半导体基底内的剖面图;第5图系显示用以说明根据本发明另一较佳实施例的电路示意图;第6图系显示用以说明第5图之电路制作于一半导体基底内的剖面图;第7图系显示用以说明根据本发明再一较佳实施例的电路示意图;第8图系显示用以说明第7图之电路制作于一半导体基底内的剖面图;第9图系显示用以说明根据本发明再另一较佳实施例电路示意图;以及第10图系显示用以说明第9图之电路制作于一半导体基底 |
