| 主权项 |
1. 一种用于制造金氧半场效电晶体的方法,包括步骤:于一半导体基片上形成一闸氧化层;于该闸氧化层上沈积一本质半导体层;于该本质半导体层上形成一掺杂的半导体层;退火该本质半导体层与掺杂的半导体层,以使该掺杂半导体层内的掺杂扩散到该本质半导体层内;及成型该本质半导体层及该掺杂半导体层,以形成一闸极。2. 如申请专利范围第1项所述之方法,其中该闸氧化层、该本质半导体层与掺杂半导体层分别具有约70-150@fc(1|frch)8.约300-1000@fc(1.frch)8.约700-2000@fc(1|frch)8的厚度。3.如申请专利范围第1项所述之方法,其中该本质半导体层与该掺杂半导体层系由选自多晶矽与非晶矽之任一者制成。4.如申请专利范围第3项所述之方法,其中该非晶矽系藉由热处理来多晶矽化。5. 如申请专利范围第1项所述之方法,其中该本质半导体层与该掺杂半导体层系于约400-600℃的温度下形成。6. 如申请专利范围第1项所述之方法,其中该本质半导体层系藉由使用约200-300SCCM的Si@ss2 H@ss6与约1.5-2SLPM的N@ss2气体来形成。7. 如申请专利范围第1项所述之方法,其中该掺杂半导体层系藉由使用200-300SCCM的Si@ss2 H@ss6.约250-300SLPM的PH@ss3及约1.5-2SLPM的N@ss2气体来形成。8. 如申请专利范围第1项所述之方法,其中该退火步骤系于约600-800℃的温度下进行。9. 如申请专利范围第1项所述之方法,更包括于该成型步骤之前,在掺杂半导体层上形成一矽化钨层的步骤。10. 如申请专利范围第1项所述之方法,更包括于该成型步骤之前,形成多数本质半导体层与多数掺杂半导体层的步骤,该本质半导体层与该掺杂半导体交替形成。11. 一种用于制造金氧半场效电晶体的方法,包括步骤:于一半导体基片上形成一闸氧化层;于该闸氧化层上沈积一本质半导体层;于该本质半导体层上形成一氧化层;于该氧化层上沈积一掺杂半导体层;及成型该本质半导体层、该氧化层及该掺杂半导体层,以形成一闸极。12. 如申请专利范围第11项所述之方法,其中该闸氧化层、该本质半导体层与掺杂半导体层分别具有约70-150@fc(1.frch)8.约300-1000@fc(1.frch)8.约700-2000@fc(1.frch)8的厚度。13.如申请专利范围第11项所述之方法,其中该本质半导体层与该掺杂半导体层系藉由使用多晶矽制成。14.如申请专利范围第11项所述之方法,其中该氧化层系形成一约20@fc(1.frch)8或以下的厚度。15. 如申请专利范围第11项所述之方法,其中该掺杂半导体层具有一比本质半导体层更大的晶粒边界。16.如申请专利范围第11项所述之方法,其中该本质半导体层系藉由使用约2-4SLPM的O@ss2或约一半SLPM的H@ss2/O@ss2来形成。17. 如申请专利范围第11项所述之方法,其中该氧化层系藉由于约450-550℃下退火该掺杂半导体层5-20分钟来形成。18. 如申请专利范围第11项所述之方法,其中该本质半导体层与该掺杂半导体层系于约500-700℃的温度下形成。19. 如申请专利范围第11项所述之方法,更包括于该成型步骤之前,在掺杂半导体层上形成一矽化钨层的步骤,藉此片电阻値被降低。20. 如申请专利范围第19项所述之方法,其中该矽化钨层系藉由使用SiH@ss2 Cl@ss2与WF@ss6的混合气体形成。21. 一种用于制造金氧半场效电晶体的方法,包括步骤:于一半导体基片上形成一闸氧化层;于该闸氧化层上沈积一第一本质半导体层;于该第一本质半导体层上沈积一第一掺杂半导体层;于该第一掺杂半导体层上沈积一第二本质半导体层;于该第二本质半导体层上沈积一第二掺杂半导体层;使该等半导体层经历热处理,以使杂质由该第一与第二掺杂层扩散到该第一与第二本质半导体层;及成型该等半导体层,以形成一闸极。22. 如申请专利范围第21项所述之方法,其中该等半导体层系由多晶或或非晶矽制得。23. 如申请专利范围第22项所述之方法,其中该多晶矽层系于约400-600℃的温度下被退火。24. 如申请专利范围第22项所述之方法,其中该非晶矽系藉由于约600-800℃的温度下,于N@ss2大气中热处理而被多晶矽化。25. 如申请专利范围第21项所述之方法,更包括于该本质半导体层与该掺杂半导体层之间各界面内形成一氧化层的步骤。26. 如申请专利范围第21项所述之方法,更包括于该成型步骤前,在该第二掺杂半导体层上形成一矽化钨层的步骤。图示简单说明:第一A至第一C图系为剖面示意图,显示一种用于制造MOSFET的传统方法;第二A至第二C图系为剖面示意图,显示依据本发明之第一实施例的一种用于制造MOSFET的方法;第三A至第三C图系为剖面示意图,显示依据本发明之第二实施例的一种用于制造MOSFET的方法;第四A至第四C图系为剖面示意图,显示依据本发明之第三实施例的一种用于制造MOSFET的方法;及第五A至第五C图系为剖面示意图,显示依据本发明之第四 |
