| 主权项 |
2. 如申请专利范围第1项所述之半导体装置,其中该半导体基板,在上述源极—吸极领域下之领域中,具有较上述半导体基板杂质浓度为高之杂质领域者。3. 如申请专利范围第1项所述之半导体装置,其中该系与上述源极—吸极领域为逆导电型者。4. 如申请专利范围第1项所述之半导体装置,其中该源极—吸极领域系n型,且上述半导体基板系p型,上述源极—吸极之下的领域中,具有价电子带之上端,较该半导体基板之价电子带上端为高之材料所构成之领域者。5. 如申请专利范围第1项所述之半导体装置,其中该半导体层之下部系平坦状,上述绝缘膜在上述源极—吸极领域下之厚度,系较上述通道领域下之厚度为薄者。6.如申请专利范围第1项所述之半导体装置,其中该源极—吸极领域下之上述绝缘膜的电介质常数,较上述通道领域下之上述绝缘膜的电介质常数为低者。7. 一种本发明之第二半导体装置,具有在半导体基板上之绝缘膜上所形成的半导体层上,只隔以一定距离相隔设置之一对高浓度杂质源极—吸极领域,以及在该源极—吸极领域所夹之通道领域上介以上述闸极绝缘膜形成之闸极;其特征系在:在上述闸极施加临界电压,在上述源极—吸极领域间施加动作电压时,上述半导体基板上之形成之空乏层系呈凹型者。8. 如申请专利范围第7项所述之半导体装置,其中该半导体基板,在上述源极—吸极领域下之领域中,具有较上述半导体基板杂质浓度为高之杂质领域者。9. 如申请专利范围第7项所述之半导体装置,其中该半导体基板系上述源极—吸极领域为逆导电型者。10.如申请专利范围第7项所述之半导体装置,其中该源极—吸极领域系n型,且上述半导体基板系p型,上述源极—吸极之下的领域中,具有价电子带之上端,较该半导体基板之价电子带上端为高之材料所构成之领域者。11. 如申请专利范围第7项所述之半导体装置,其中该半导体层之下部系平坦状,上述绝缘膜在上述源极—吸极领域下之厚度,系较上述通道领域下之厚度为薄者。12. 如申请专利范围第7项所述之半导体装置,其中该源极—吸极领域下之上述绝缘膜的电介质常数,较上述通道领域下之上述绝缘膜的电介质常数为低者。13. 一种半导体装置之制造方法,其特征系在:此制造方法具有:—在半导体基板上介以第一绝缘膜形成半导体层之过程;—在该半导体层上形成第二绝缘膜之过程;—在该第二绝缘膜上,将闸极图案化形成之过程;—将上述闸极作为屏罩,进行与上述半导体基板同导电型之离子布植,形成较上述半导体基板杂质浓度为高的高浓度领域之过程;以及—将上述闸极作为屏罩,进行与上述半导体基板逆电型之离子布植,在上述半导体层形成源极—吸极领域之过程。14. 一种半导体装置之制造方法,其特征系在:此制造方法具有:—在半导体基板上形成第一绝缘膜之过程;—将上述绝缘膜及半导体基板蚀刻,在上述半导体基板上形成沟之过程;—在上述沟中形成第二绝缘膜,将上述第一及第二绝缘膜之上面予以平坦化之过程;—在上述第一及第二绝缘膜上形成半导体层之过程;—在该半导体层上形成第三绝缘膜之过程;—在该第三绝缘膜上将闸极图案化形成之过程;以及—将上述闸极作为屏罩,进行与上述半导体层逆导电型之离子布植,在上述半导体层形成源极—吸极领域之过程。15. 一种半导体装置之制造方法,其特征系在:此制造方法具有:—在半导体基板上形成第一绝缘膜之过程;—将该第一绝缘膜之一部份予以蚀刻之过程;—在上述半导体基板上之上述第一绝缘膜遭蚀刻的部份,以磊晶成长法形成与上述半导体基板同薄电型之半导体之过程;—在上述第一绝缘膜及由上述磊晶成长法所形成之半导体上,形成第二绝缘膜之过程;—在上述第二绝缘膜上形成半导体层之过程;—在该半导体层上形成第三绝缘膜之过程;—在该第三绝缘膜上,将闸极图案化形成之过程;以及—在上述闸极作为屏罩进行与上述半导体层逆导电型之离子布植,在上述半导体层中形成源极—吸极领域之过程者。16. 一种半导体装置之制造方法,其特征系在:此制造方法具有:—在半导体基板上介以第一绝缘膜形成半导体层之过程;—在该半导体层上,形成第二绝缘膜之过程;—在该第二绝缘膜上形成闸极之过程;—将上述闸极作为屏罩,在上述第一绝缘膜中将氟予以离子布植,在上述第一绝缘膜中形成低介电领域之过程;以及—将上述闸极作为屏罩进行与上述半导体层逆导电型之离子布植,在上述低介电领域上之上述半导体层中形成源极—吸极领域之过程。图示简单说明:图1系本发明各实施形态之SOI型MOSFET的空乏层之形状图。图2系本发明各实施形态之SOI型MOSFET内之等电位分布图。图3系本发明第一实施形态之SOI型MOSFET的构造之断面图。图4系上述第一实施形态之SOI型MOSFET的等电位分布图。图5系上述第一实施形态之SOI型MOSFET的制造过程之说明图。图6系上述第一实施形态之SOI型MOSFET,其临界电压之通道长依存性与习用SOI型MOSFET之比较图。图7系上述第一实施形态之SOI型MOSFET,其适用于锗之离子布植的制造过程之说明图。图8系上述第一实施形态之SOI型MOSFET,其适用于锗之离子布植的SOI型MOSFET的p型半导体基板之能带图。图9系本发明第二实施形态之SOI型MOSFET的构造之断面图。图10系本发明第二实施形态之SOI型MOSFET之等电位分布图。图11系本发明第二实施形态之SOI型MOSFET的制造过程之说明图。图12系上述第二实施形态之SOI型MOSFET,其临界値之通道依存性,与习用SOI型MOSFET之比较图。图13系上述第二实施形态之SOI型MOSFET,利用薄膜成长技术予以制造的过程之说明图。图14系本发明第三实施形态之SOI型MOSFET的构造之断面图。图15系上述第三实施形态之SOI型MOSFET的埋入绝缘膜之电介质常数与临界电压及源极—吸极容量之关系图。图16系上述第三实施形态之SOI型MOSFET的埋入绝缘膜之电介质常数与短通道效果之关系图。图17系上述第三实施形态之SOI型MOSFET中,埋入绝缘膜之电介质常数变更时的等电位分布之说明图。图18系上述第三实施形态之SOI型MOSFET的制造过程之说明图。图19系上述第三实施形态之SOI型MOSFET的制造过程之说明图。图20系上述第三实施形态之SOI型MOSFET的制造过程之说明图。图21系上述第三实施形态之SOI型MOSFET的等电位分布之说明图。图22系上述第一实施形态之构造与上述第二实施形态之构造组合成之SOI型MOSFET的构造之断面图。图23系上述第一实施形态之构造与上述第三实施形态之构造组合成之SOI型MOSFET的构造之断面图。图24系上述第二实施形态之构造与上述第三实施形态之构造组合成之SOI型MOSFET的构造之断面图。图25系上述第一,第二及第三实施形态之构造组合成的SOI型MOSFET构造之断面图。图26系习用MOSFET中,短通道效果发生时之空乏层的形状图。图27系习用MOSFET中,短通道效果发生时之等电位线的形状图。图28系习用SOI型MOSFET构成之断面图。 |
