| 主权项 |
1. 一种半导体记忆装置,主要具有不易失性的记忆 资料 之记忆体晶胞阵列,从外部输入从记忆体晶胞阵列 之记忆 资料中选择所需资料之位址之位址缓冲器,根据该 位址选 择记忆体晶胞阵列之位元线及/或字线之解码器, 及读出 位元线之资料之侦测放大器,其特征为包括:该位 缓冲器 具有输入端子共同连接而以时间分割输入位址之 至少2个 系统之时钟同步式位址暂存器,而且判定关于保持 于2个 系统之位址暂存器之连续出之读出时序之许多位 址资料之 异同之判定装置;及在根据判定装置之判定结果读 出某一 位址之资料之期间内,选择性的只预充电下一个需 要存取 之位址之字线之字线预充电装置。2. 如申请专利 范围第1项之装置,其中判定装置具有检测 2个系统之位址暂存器分别保持之许多位址资料是 否不一 致而产生预充电起动信号之逻辑用装置,及由预充 电起动 信号控制而使2个系统之位址暂存器分别保持之许 多位址 资料中之下一个位址资料通过之传送装置,而字线 预充电 装置具有由预充电起动信号控制而解码下一个位 址资料之 预充电用列解码器,及根据解码输出选择一条字线 而将一 定之偏压供给于该字线之预充电用列选择器。3. 一种半导体记忆装置,主要具有不易失性的记忆资 料 之记忆体晶胞阵列,从外部输入从该记忆体晶胞阵 列之记 忆资料中选择所需资料之位址缓冲器,根据该位址 选择记 忆体晶胞阵列之位元线及/或字线之解码器,及读 出位元 线之资料之侦测放大器,其特征为包括:位址缓冲 器具有 输入端子共同连接而以时间分割输入位址之至少2 个系统 之时钟同步式位址暂存器,而且判定关于分别保持 于2个 系统之位址暂存器之连续之读出时序之许多位址 资料之异 同之判定装置;及在根据判定装置之判定结果读出 其一位 址之资料之期间内,选择性的只预充电下一个需要 存取之 位址之位元线之位元线预充电装置。4. 如申请专 利范围第3项之装置,其中判定装置具有检测 2个系统之位址暂存器分别保持之许多位址资料是 否成为 不一致而产生预充电起动信号之逻辑闸极装置,及 由预充 电起动信号控制而使2个系统之位址暂存器分别保 持之许 多位址资料中之下一个位址资料通过之传送装置, 而位元 线预充电装置具有由预充电起动信号控制而解码 下一个位 址资料之预充电用列解码器,根据解码器输出选择 一个位 元线之预充电用列选择器,及将被选择之位元线予 以预充 电之偏压电路。5. 一种半导体记忆装置,主要具有 用来记忆资料之记忆 体阵列,从外部输入从记忆体阵列之记忆资料中选 择所需 资料之位址之位址缓冲器,利用该位址缓冲器所输 入之位 址选择记忆体阵列之字线之列解码器,利用位址缓 冲器输 入之位址选择记忆体阵列之位元线之行解码器,及 读出被 选择之位元线之资料之资料侦测电路,其特征为: 列解码 器包括:解码由位址缓冲器输入之位址中之列位址 而产生 许多条字线驱动信号之预解码器;将从预解码器依 次产生 之许多条字线驱动信号与时钟成为同步的依次输 入而保持 之许多系统之闩锁装置;及得保持于许多系统之内 锁装置 之许多条之字线驱动信号与时钟同步的依次取出 而供给于 字线,以便选择字线之选择装置。6. 一种半导体记 忆装置,其特征为包括:用来记忆资料 之记忆体晶胞阵列;同步于时钟动作之位址输入装 置,亦 即从记忆体晶胞阵列之记忆资料中选择所需之资 料之位址 之位址输入装置;同步于时钟而动作之资料输出装 置,亦 即从记忆体晶胞阵列中读出根据该位址选择之资 料而将之 输出之资料输出装置;及将从外部供给之晶粒选择 器信号 与时钟成为同步的延迟而产生活性化信号,根据该 活性化 信号使位址输入装置及资料输出装置延迟一定时 间而成为 动作状态之活性化装置。图示简单说明: 第1图为本发明第1实施例之罩ROM之结构方块图; 第2图为第1实施例中之位址缓冲器之具体结构方 块图; 第3图为位址缓冲器之更详细结构之方块图; 第4图为第1实施例中之下一个位址判定电路内之 列位址之 结构图; 第5图为下一个位址判定电路内之列位址之结构图 ; 第6图为第1实施例中列解码器之具体结构图; 第7图为第1实施例中列解码器之具体结构图; 第8图为第1实施例中之位元线选择部周边之具体 结构图; 第9图为第1实施例中之字线选择部周边之具体结 构图; 第10图为第1实施例之动作时序之时序图; 第11图为第1实施例之字线电位迁移之状态之图表; 第12图为本发明第2实施例之罩ROM之结构方块图; 第13图为第2实施例之记忆体阵列之结构图; 第14图为第2实施例之列解码器之结构方块图; 第15图为列解码器内之闩锁器之具体结构图; 第16图为列解码器内之选择器之具体结构图; 第17图为列解码器之动作所必需之时钟之产生电 路图; 第18图为列解码器之动作时序之时序图; 第19图为罩ROM之资料读出之概略动作之时序图; 第21图为用来说明许多记忆体晶粒之晶粒选择动 作之图; 第22图为第3实施例之罩ROM之结构方块图; 第23(a)-(d)图为第3实施例之各电路之具体结构图; 第24图为各电路之闩锁器及选择器之具体结构图; |
