| 主权项 |
1. 一种动态随机存取记忆体的电容结构,形成在一 半导 体基底上,该基底上形成有场区氧化物,电晶体元 件,及 一绝缘层,每一个电晶体元件均包括一闸极层和源 /汲极 区,且在该绝缘层上对应于源/汲极区的区域形成 有接触 窗,该电容结构包括: 一第一导电层,形成在该绝缘层上,经由接触窗与 指定的 源/汲极区相连接,该第一导电质层具有皱褶的表 面,以 增加表面积; 一介电质层,形成在该第一导电层的表面上;以及 一第二导电层,形成在该介电质层的表面上,以构 成电容 结构。2. 如申请专利范围第1项所述之电容结构, 其中该第一导 电层的表面形成有复数个垂直壁,用以构成皱褶的 表面。3. 如申请专利范围第1项所述之电容结构, 其中该第一导 电层的表面形成有复数个不规则间距及大小的柱 状物,用 以构成皱褶的表面。4. 如申请专利范围第1项所述 之电容结构,其中该第一导 电层的表面形成有复数个不规则间距及大小的空 心柱状物 ,用以构成皱褶的表面。5. 如申请专利范围第1项 所述之电容结构,其中该第一导 电层的表面形成有复数个不规则间距及大小的沟 槽,用以 皱褶的表面。6. 如申请专利范围第1,2,3,4或5项所 述之电容结构,其 中该绝缘层为一氧化层。7. 如申请专利范围第1,2, 3,4或5项所述之电容结构,其 中该第一和第二导电层为复晶矽层。8. 如申请专 利范围第1,2,3,4或5项所述之电容结构,其 中该介电质层的材料为选自二氧化矽/氮化矽,氮 化矽/ 二氧化矽,二氧化矽/氮化矽/二氧化矽,氧化钽,钛 酸 钡,及钛酸锶所成之群体者。9. 一种动态随机存取 记忆体之电容结构的制造方法,包 括下列步骤: (a) 提供一半导体基底,该基底上形成有场区氧化 物电晶 体元件,及一绝缘层,每一个电晶体元件均包括一 闸极层 和源/汲极区,且在该绝缘层上对应于源/汲极区的 区成 形成有接触窗; (b) 在该绝缘层表面上,形成一第一导电层,其经由 接触 窗与指定的源/汲极区相连接; (c) 在该第一导电层表面上,形成一氧化层; (d) 涂布第一层光阻,并定义出第一图案,其最小特 征尺 寸为D; (e) 利用该第一层光阻当作罩幕,蚀刻该氧化层一 半的厚 度后去除该第一层光阻; (f) 涂布第二层光阻,并定义出第二图案,其与该第 一图 案相同并向侧边位移1/3D的距离; (g) 利用该第二层光阻当作罩幕,蚀刻该氧化层一 半的厚 度后去除该第二层光阻; (h) 涂布第三层光阻,并定义出第三图案,其与该第 一图 案相同并向侧边位移2/3D的距离; (i) 利用该第三层光阻当作罩幕,蚀刻该氧化层一 半的厚 度后去除该第三层光阻,形成复数个宽度为1/3D的 氧化物 长条; (j) 利用该些氧化物长条当作罩幕,蚀刻该第一导 电层以 形成复数个垂直壁,构成皱褶的表面; (k) 去除该些氧化物长条; ( 在该具有皱褶表面的第一导电层上,形成一介电 质层 ,以及 ( 在该介电质层表面上,形成一第二导电层,完成 电容 结构。10. 如申请专利范围第9项所述之制造方法, 其中步骤(b) 该第一导电层为复晶矽层,其厚度是介于5000埃至 10000 埃。11. 如申请专利范围第9项所述之制造方法,其 中步骤(c) 该氧化层的厚度是介于2000埃至4000埃。12. 如申请 专利范围第9项所述之制造方法,其中步骤(j) 蚀刻该第一导电层的深度是介于4000埃至8000埃。13 . 如申请专利范围第9项所述之制造方法,其中步骤 (l) 该介电质层的材料为选自二氧化矽/氮化矽,氮化 矽/二 氧化矽,二氧化矽/氮化矽/二氧化矽,氧化钽,钛酸 钡 ,及钛酸锶所成之群体者。14. 如申请专利范围第9 项所述之制造方法,其中步骤(m) 该第二导电层为复晶矽层,其厚度是介于1000埃至 5000埃 。15. 一种动态随机存取记忆体之电容结构的制造 方法,包 括下列步骤: (a) 提供一半导体基底,该基底上形成有场区氧化 物,电 晶体元件,及一绝缘层,每一个电晶体元件均包括 一闸层 和源/汲极区,且在该绝缘层上对应于源/汲极区的 区域 形成有接触窗; (b) 在该绝缘层表面上,形成一第一导电层,其经由 接触 窗与指定的源/汲极区相连接; (c) 在该第一导电层表面上,形成一氧化层; (d) 在该氧化层表面上,形成一氮化矽层,并定义出 图案 ,其最小特征尺寸为D; (e) 在该氧化层表面该氮化矽层图案的侧壁上,形 成第一 间隔层,其厚度为1/3D; (f) 去除该氮化矽层; (g) 在该氧化层表面该第一间隔层的侧壁上,形成 第二间 隔层,其厚度为1/3D; (h) 去除该第一间隔层; (i) 利用该第二间隔层当作罩幕,蚀刻该氧化层,以 形成 复数个宽度为1/3D的氧化物长条; (j) 利用该些氧化物长条当作罩幕,蚀刻该第一导 电层以 形成复数个垂直壁,构成皱褶的表面; (k) 去除该些氧化物长条; ( 在该具有皱褶表面的第一导电层上,形成一介电 质层 ;以及 ( 在该介电质层表面上,形成一第二导电层,完成 电容 结构。16. 如申请专利范围第15项所述之制造方法, 其中步骤(b )该第一导电层为复晶矽层,其厚度是介于5000埃至 10000 埃。17. 如申请专利范围第15项所述之制造方法,其 中步骤(c )该氧化层的厚度是介于500埃至2000埃。18. 如申请 专利范围第15项所述之制造方法,其中步骤(d )该氮化矽层的厚度是介于2000埃至5000埃。19. 如申 请专利范围第15项所述之制造方法,其中步骤(e )该第一间隔层的材料是复晶矽。20. 如申请专利 范围第15项所述之制造方法,其中步骤(f )去除该氮化矽层系使用热磷酸溶液。21. 如申请 专利范围第15项所述之制造方法,其中步骤(g )该第一间隔层的材料是复晶矽。22. 如申请专利 范围第15项所述之制造方法,其中步骤(j )蚀刻该第一导电层的深度是介于4000埃至8000埃。 23. 如申请专利范围第15项所述之制造方法,其中步 骤(l )该介电质层的材料为选自二氧化矽/氮化矽,氮化 矽/ 二氧化矽,二氧化矽/氮化矽/二氧化矽,氧化钽,钛 酸 钡,及钛酸锶所成之群体者。24. 如申请专利范围 第15项所述之制造方法,其中步骤(m )该第二导电层为复晶矽层,其厚度是介于1000埃至 5000 埃。25. 一种动态随机存取记忆体之电容结构的制 造方法,包 括下列步骤: (a) 提供一半导体基底,该基底上形成有场区氧化 物,电 晶体元件,及一绝缘层,每一个电晶体元件均包括 一闸极 层和源/汲极区,且在绝缘层上对应于源/汲极区的 区域 形成有接触窗; (b) 在该绝缘层表面上,形成一第一导电层,其经由 接触 窗与指定的源/汲极区相连接; (c) 在该第一导电层表面上,形成一氧化层; (d) 在该氧化层表面上,形成一层铝矽合金,同时加 热至 约400℃,用以在该层铝矽合金与该氧化层界面沈淀 复数 个不规则间距及大小的矽晶结块; (e) 去除该层铝矽合金,露出该些矽晶结块; (f) 利用该些矽晶结块当作罩幕,蚀刻该氧化层,以 形成 复数个不规则间距及大小的氧化物岛; (g) 利用该些氧化物岛当作罩幕,蚀刻该第一导电 层以形 成复数个不规则间距及大小的柱状物,构成皱褶的 表面; (h) 去除该些氧化物岛; (i) 在该具有皱褶表面的第一导电层上,形成一介 电质层 ;以及 (j) 在该介电质层表面上,形成一第二导电层,完成 电容 结构。26. 如申请专利范围第25项所述之制造方法, 其中步骤(b )该第一导电层为复晶矽层,其厚度是介于5000埃至 10000 埃。27. 如申请专利范围第25项所述之制造方法,其 中步骤(c )该氧化层的厚度是介于500埃至2000埃。28. 如申请 专利范围第25项所述之制造方法,其中步骤(d )系形成该层铝矽合金之后,再加热至约400℃,用以 在该 层铝矽合金与该氧化层界面沈淀复数个不规则间 距及大小 的矽晶结块。29. 如申请专利范围第25项或第28项 所述之制造方法,其 中步骤(d)该层铝矽合金的矽含量是介于1%-4%,其厚 度 是介于8000埃至20000埃。30. 如申请专利范围第25项 所述之制造方法,其中步骤(g )蚀刻该第一导电层的深度是介于4000埃至8000埃。 31. 如申请专利范围第25项所述之制造方法,其中步 骤(i )该介电质层的材料为选自二氧化矽/氮化矽,氮化 矽/ 二氧化矽,二氧化矽/氮化矽/二氧化矽,氧化钽,钛 酸 钡,及钛酸锶所成之群体者。32. 如申请专利范围 第25项所述之制造方法,其中步骤(j )该第二导电层为复晶矽层,其厚度是介于1000埃至 5000 埃。33. 一种动态随机存取记忆体之电容结构的制 造方法,包 括下列步骤: (a) 提供一半导体基底,该基底上形成有场区氧化 物,电 晶体元件,及一绝缘层,每一个电晶体元件均包括 一闸极 层和源/汲极区,且在该绝缘层上对应于源/汲极区 的区 域形成有接触窗; (b) 在该绝缘层表面上,形成一第一导电层,其经由 接触 窗与指定的源/汲极区相连接; (c) 在该第一导电层上,形成一硼磷矽玻璃层; (d) 在氧或氮气氛中,于温度800℃至1000℃作密化处 理 ,用以在该硼磷矽玻璃层表面上形成复数个不规则 间距及 大小的硼磷矽玻璃析出物; (e) 利用该些硼磷矽玻璃析出物当作罩幕,蚀刻该 硼磷矽 玻璃层,以形成复数个不规则间距及大小的硼磷矽 玻璃岛 ; (f) 利用该些硼磷矽玻璃岛当作罩幕,蚀刻该第一 导电层 以形成复数个不规则间距及大小的柱状物,构成皱 褶的表 面; (g) 去除该些硼磷矽玻璃岛; (h) 在该具有皱褶表面的第一导电层上,形成一介 电质层 ;以及 (i) 在该介电质层表面上,形成一第二导电层,完成 电容 结构。34. 如申请专利范围第33项所述之制造方法, 其中步骤(b )该第一导电层为复晶矽层,其厚度是介于5000埃至 10000 埃。35. 如申请专利范围第33项所述之制造方法,其 中步骤(c )该硼磷矽玻璃层的含硼重量比为4-10%,含磷重量比 为5- 12%,其厚度是介于2000埃至10000埃。36. 如申请专利 范围第33项所述之制造方法,其中步骤(d )该硼磷矽玻璃析出物为BPO@ss4。37. 如申请专利范 围第33项所述之制造方法,其中步骤(f )蚀刻第一导电层的深度是介于4000埃至8000埃。38. 如申请专利范围第33项所述之制造方法,其中步骤( h )该介电质层的材料为选自二氧化矽/氮化矽,氮化 矽/ 二氧化矽,二氧化矽/氮化矽/二氧化矽,氧化钽,钛 酸 钡,及钛酸锶所成之群体者。39. 如申请专利范围 第33项所述之制造方法,其中步骤(i )该第二导电层为复晶矽层,其厚度是介于1000埃至 5000 埃。40. 一种动态随机存取记忆体之电容结构的制 造方法,包 括下列步骤: (a) 提供一半导体基底,该基底上形成有场区氧化 物,电 晶体元件,及一绝缘层,每一个电晶体元件均包括 一闸极 层和源/汲极区,且在该绝缘层上对应于源/汲极区 的区 域形成有接触窗; (b) 在该绝缘层表面上,形成一第一导电层,其经由 接触 窗与指定的源/汲极区相连接; (c) 在该第一导电层表面上,形成一氮化矽层; (d) 在该氮化矽层表面上,形成一层铝矽合金,同时 加热 至约400℃,用以在该层铝矽合金与该氮化矽层界面 沈淀 复数个不规则间距及大小的矽晶结块; (e) 去除该层铝矽合金,露出该些矽晶结块; (f) 在该些矽晶结块的表面上,形成一氧化层; (g) 利用记氧化层当作罩幕,蚀刻该些矽晶结块及 该氮化 矽层,以形成复数个不规则间距及大小的圈饼状岛 ; (h) 利用该些圈饼状岛当作罩幕,蚀刻该第一导电 层以形 成复数个不规则间距及大小的空心柱状物,构成皱 褶的表 面; (i) 去除该些圈饼状岛; (j) 在该具有皱褶表面的第一导电层上,形成一介 电质层 ;以及 (k) 在该介电质层表面上,形成一第二导电层,完成 电容 结构。41. 如申请专利范围第40项所述之制造方法, 其中步骤(b )该第一导电层为复晶矽层,其厚度是介于5000埃至 10000 埃。42. 如申请专利范围第40项所述之制造方法,其 中步骤(c )该氮化矽层的厚度是介于500埃至2000埃。43. 如申 请专利范围第40项所述之制造方法,其中步骤(d )系形成该层铝矽合金之后,再加热至约400℃,用以 在该 层铝矽合金与该氧化层界面沈淀复数个不规则间 距及大小 的矽晶结块。44. 如申请专利范围第40项或第43项 所述之制造方法,其 中步骤(d)该层铝矽合金的矽含量是介于1%-4%,其厚 度 是介于8000埃至20000埃。45. 如申请专利范围第40项 所述之制造方法,其中步骤(f )该氧化层的厚度是介于100埃至300埃。46. 如申请 专利范围第40项所述之制造方法,其中步骤(f )在形成该氧化层后,更包括回蚀刻该氧化层,以形 成环 绕该矽晶结块侧壁的氧化物间隔层。47. 如申请专 利范围第40项所述之制造方法,其中步骤(h )蚀刻该第一导电层的深度是介于4000埃至8000埃。 48. 如申请专利范围第40项所述之制造方法,其中步 骤(j )该介电质层的材料为选自二氧化矽/氮化矽,氮化 矽/ 二氧化矽,二氧化矽/氮化矽/二氧化矽,氧化钽,钛 酸 钡,及钛酸锶所成之群体者。49. 如申请专利范围 第40项所述之制造方法,其中步骤(k )该第二导电层为复晶矽层,其厚度是介于1000埃至 5000 埃。50. 一种动态随机存取记忆体之电容结构的制 造方法,包 括下列步骤: (a) 提供一半导体基底,该基底上形成有场区氧化 物,电 晶体元件,及一绝缘层,每一个电晶体元件均包括 一闸极 层和源/汲极区,且在该绝缘层上对应于源/汲极区 的区 域形成有接触窗; (b) 在该绝缘层表面上,形成一第一导电层,其经由 接触 窗与指定的源/汲极区相连接; (c) 在该第一导电层表面上,形成一遮蔽物层; (d) 在该遮蔽物层表面上,形成一复晶矽层; (e) 在该复晶矽层表面上,形成一过渡金属层; (f) 于600℃至900℃温度下热处理10秒至30分钟,用以 在 该过渡金属层与该复晶矽层界面反应形成金属矽 化物; (g) 去除该金属矽化物,露出复数个不规则间距及 大小的 未反应复晶矽岛; (h) 利用该些未反应复晶矽岛当作罩幕,蚀刻该遮 蔽物层 ,以形成复数个不规则间距及大小的遮蔽物岛; (i) 利用该些遮蔽物岛当作罩幕,蚀刻该第一导电 层以形 成复数个不规则间距及大小的柱状物,构成皱褶的 表面; (j) 去除该些遮蔽物岛; (k) 在该具有皱褶表面的第一导电层上,形成一介 电质层 ;以及 ( 在该介电质层表面上,形成一第二导电层,完成 电容 结构。51. 如申请专利范围第50项所述之制造方法, 其中步骤(b )该第一导电层为复晶矽层,其厚度是介于5000埃至 10000 埃。52. 如申请专利范围第50项所述之制造方法,其 中步骤(c )该遮蔽物层为一氮化矽层或一氧化层,其厚度是 介于500 埃至2000埃。53. 如申请专利范围第50项所述之制造 方法,其中步骤(d )该复晶矽层的厚度是介于2000埃至6000埃。54. 如申 请专利范围第50项所述之制造方法,其中步骤(e )该过渡金属层为选自钛、钴、镍、钨、钼、铂、 及钯所 成之群体者,其厚度是介于800埃至2000埃。55. 如申 请专利范围第50项所述之制造方法,其中步骤(i )蚀刻该第一导电层的深度是介于4000埃至8000埃。 56. 如申请专利范围第50项所述之制造方法,其中步 骤(k )该介电质层的材料为选自二氧化矽/氮化矽,氮化 矽/ 二氧化矽,二氧化矽/氮化矽/二氧化矽,氧化钽,钛 酸 钡,及钛酸锶所成之群体者。57. 如申请专利范围 第50项所述之制造方法,其中步骤(l )该第二导电层为复晶矽层,其厚度是介于1000埃至 5000 埃。58. 一种动态随机存取记忆体之电容结构的制 造方法,包 括下列步骤: (a) 提供一半导体基底,该基底上形成有场区氧化 物,电 晶体元件,及一绝缘层,每一个电晶体元件均包括 一闸极 层和源/汲极区,且在该绝缘层上对应于源/汲极区 的区 域形成有接触窗; (b) 在该绝缘层表面上,形成一第一导电层,其经由 接触 窗与指定的源/汲极区相连接; (c) 将该第一导电层作阳极化处理,用以在该第一 导电层 上形成复数个不规则间距及大小的沟槽,构成皱褶 的表面 ; (d) 在该具有皱褶表面的第一导电层上,形成一介 电质层 ;以及 (e) 在该介电质层表面上,形成一第二导电层,完成 电容 结构。59. 如申请专利范围第58项所述之制造方法, 其中步骤(b )该第一导电层为复晶矽层,其厚度是介于5000埃至 10000 埃。60. 如申请专利范围第58项所述之制造方法,其 中步骤(d )该介电质层的材料为选自二氧化矽/氮化矽,氮化 矽/ 二氧化矽,二氧化矽/氮化矽/二氧化矽,氧化钽,钛 酸 钡,及钛酸锶所成之群体者。61. 如申请专利范围 第58项所述之制造方法,其中步骤(e )该第二导电层为复晶矽层,其厚度是介于1000埃至 50000 埃。62. 一种动态随机存取记忆体之电容结构的制 造方法,包 括下列步骤: (a) 提供一半导体基底,该基底上形成有场区氧化 物,电 晶体元件,及一绝缘层,每一个电晶体元件均包括 一闸极 层和源/汲极区,且在该绝缘层上对应于源/汲极区 的区 域形成有接触窗; (b) 在该绝缘层表面上,形成一第一导电层,其经由 接触 窗与指定的源/汲极区相连接; (c) 在该第一导电层表面上,形成一罩幕层,其具有 粗糙 的表面; (d) 蚀刻该罩幕层,用以露出复数个不规则间距及 大小的 罩幕层残留物; (e) 利用该些罩幕层残留物当作罩幕,蚀刻该第一 导电层 以形成复数个不规则间距及大小的柱状物,构成皱 褶的表 面; (f) 去除该些罩幕层残留物; (g) 在该具有皱褶表面的第一导电层上,形成一介 电质层 ;以及 (h) 在该介电质层表面上,形成一第二导电层,完成 电容 结构。63. 如申请专利范围第62项所述之制造方法, 其中步骤(b )该第一导电层为复晶矽层,其厚度是介于5000埃至 10000 埃。 98. 如申请专利范围第62项所述之制造方法,其中步 骤(c )该罩幕层是一钨层,其厚度是介于4000埃至10000埃 。 99. 如申请专利范围第62项所述之制造方法,其中步 骤(e )蚀刻该第一导电层的深度是介于4000埃至8000埃。 100. 如申请专利范围第62项所述之制造方法,其中 步骤( g)该介电质层的材料为选自二氧化矽/氮化矽,氮化 矽/ 二氧化矽,二氧化矽/氮化矽/二氧化矽,氧化钽,钛 酸 钡,及钛酸锶所成之群体者。 101. 如申请专利范围第62项所述之制造方法,其中 步骤( h)该第二导电层为复晶矽层,其厚度是介于1000埃至 5000 埃。 102. 如申请专利范围第62项所述之制造方法,其中 步骤( c)在形成该罩幕层之前,更包括在该第一导电层表 面上形 成一胶黏层,用以增加该罩幕层的附着力。 103. 如申请专利范围第62项所述之制造方法,其中 该胶 黏层是一钛/氮化钛层,其厚度是介于100/600埃至500/ 2000埃。图示简单说明: 第1A图是一般动态随机存取记忆体之一个记忆单 元的电路 图; 第1B图是习知叠层式电容结构的剖面示意图; 第2图至第4图分别是三种习知改良的叠层式电容 结构的剖 面示意图; 第5A至5D图分别是根据本发明的四种电容结构的剖 面示意 图; 第6A至6G图是剖面示意图,绘示根据本发明电容结 构第一 个较佳实施例的制造流程; 第7A至7D图是剖面示意图,绘示根据本发明电容结 构第二 个较佳实施例的制造流程; 第8A至8D图是剖面示意图,绘示根据本发明电容结 构第三 个较佳实施例的制造流程; 第9A至9D图是剖面示意图,绘示根据本发明电容结 构第四 个较佳实施例的制造流程; 第10A至10D图是剖面示意图,绘示根据本发明电容结 构第 五个较佳实施例的制造流程; 第11A至11D图是剖面示意图,绘示根据本发明电容结 构第 六个较佳实施例的制造流程; 第12A至12D图是剖面示意图,绘示根据本发明电容结 构第 七个较佳实施例的制造流程;以及 第13A至13D图是剖面示意图,绘示根据本发明电容结 构第 |
