| 主权项 |
1. 一种电路板,具有下列特征: —其具有两个积体电路(10),积体电路各具有一个 基本布 局(20)及一个测试布局(21), —基本布局(20)具有一般运作时完成积体电路(10) 之功能 的元件,每个积体电路(10)都设计有这些功能, 一基本布局(20)具有多个输入(25)及输出(26),每一个 输 入及输出各与每个积体电路(10)之第一接点(5)或第 二接 点(6)相连, —每一测试布局(21)具有多个输入(23)及至少一个 输出( 24),每个输入(23)各与一个第一接点(5)相连,以便在 每 一积体电路(10)测试运作时,位在第一接点(5)上的 测试 讯号可由测试布局(21)接收, —测试布局(21)之每个输出(24),各与一个第二接点( 6) 相连,以便藉由测试布局(21),结果讯号可依据测试 讯号 传递至对应的第二接点(6)上, —在设立测试讯号及结果讯号期间,测试布局(20) 不会影 响这些讯号, —每个第一接点(5)各与电路板(11)之第一接触面(1) 相连 ,而每个第二接点(6)各与电路板(11)之第二接触面(2 )相 连, —测试讯号可设立在第一接触面(1)上,第一接触面 与对 应的第一接点(5)之间的电性连接应接受检查, —第二接触面(2)上可量取结果讯号, —积体电路(10)之每个第一接点(5),经由对应的第 一接 触面(1)彼此相连,同时并可接受检查, —经由测试布局(21)配置给第一接点(5)的第二接点 (6), 彼此呈电性隔离状态。2. 如申请专利范围第1项之 电路板,其中 检查时,其中一个基本布局(20)可以去能。3. 如申 请专利范围第1或第2项之电路板,其中 为了进行检查,可利用活化讯号(C)将其中一个测试 布局( 21)致能。4. 如申请专利范围第3项之电路板,其中 活化讯号(C)为测试模态—辨认电路(22)的输出讯号 。5. 如申请专利范围第1或第2项之电路板,其中 积体电路(10)之多个第一接点(5)之间,是经由“及" — 联结(U)而相连,“及"—联结是测试布局(21)的组成 元 件。6. 如申请专利范围第1或第2项之电路板,其中 在一积体电路(10)中,测试讯号的电位,与一般运作 时位 在第一接点(5)上的讯号相比,是有偏差的。7. 如申 请专利范围第1或第2项之电路板,其中 在一积体电路(10)中,结果讯号的电位,与一般运作 时位 在第二接点(6)上的讯号相比,是有偏差的。8. 如申 请专利范围第6项之电路板,其中 在一积体电路(10)中,测试讯号的电位与参考电位( Vref) 相比为负, 介于其中一个第一接点(5)及其中一个第二接点(6) 之间的 测试布局(21),具有一个至少由第一二极体(D1)及第 一「 n@su-通道—场效应电晶体」(N1)所形成的串联电路, 而第一二极体(D1)的阴极与第一接点(5)相连,第一 场效 应电晶体(N1)的闸极,与参考电位(Vref)相连, 介于第一二极体(D1)与第一场效应电晶体(N1)之间 的第一 电路节点(A),经由第二「n@su-通道—场效应电晶体 」( N2)的通道区段,与参考电位(Vref)相连,第二场效应 电 晶体(N2)的闸极,与供电电位(VCC)相连。9. 如申请专 利范围第3项之电路板,其中 在一积体电路(10)中,测试讯号的电位与参考电位( Vref) 相比为正, 介于其中一个第一接点(5)及其中一个第二接点(6) 之间的 测试布局(21),具有一个至少由第二二极体(D2)及第 三二 极体(D3)所形成的串联电路, 而第二二极体(D2)的阳极与第一接点(5)相连,第三 二极 体(D3)的阴极与第二接点(6)相连, 介于第二二极体(D2)与第三二极体(D3)之间的第二 电路节 点(B),经由第三「n@su-通道—场效应电晶体」(N3)的 通 道区段,与参考电位(Vref)相连, 第三场效应电晶体(N3)的闸极,与供电电位(VCC)相连 。10. 如申请专利范围第1或第2项之电路板,其中 在一积体电路(10)中,介于供电电位(VCC)与参考电位 ( Vref)之间配置有第一串联电路(S1)及第二串联电路( S2) , 第一串联电路(S1)具有至少一个第七「n@su-通道— 场效 应电晶体」(N7)及第八「n@su-通道—场效应电晶体 」(N8 )、第一电阻(R1)及第九场效应电晶体(N3), 第二串联电路(S2)具有至少一个第四二极体(D4)、 第二电 阻(R2)及第十「n@su-通道—场效应电晶体」(N10), 第九场效应电晶体(N9)的汲极,与第十场效应电晶 体(N10 )的闸极相连,而第十场效应电晶体(N10)的汲极,与 第九 场效应电晶体(N9)的闸极相连, 第十一场效应电晶体(N11)介于供电电位(VCC)及第二 接点 (6)之间,以及 介于第八场效应电晶体(N8)及第一电阻(R1)之间的 第三电 路节点(C),与第十一场效应电晶体(N11)的闸极相连 。11. 如申请专利范围第3项之电路板,其中 在一积体电路(10)中,介于供电电位(VCC)与参考电位 ( Vref)之间配置有第一串联电路(S1)及第二串联电路( S2) , 第一串联电路(S1)具有至少一个第七「n@su-通道— 场效 应电晶体」(N7)及第八「n@su-通道—场效应电晶体 」(N8 )、第一电阻(R1)及第九场效应电晶体(N3), 第二串联电路(S2)具有至少一个第四二极体(D4)、 第二电 阻(R2)及第十「n@su-通道—场效应电晶体」(N10), 第九场效应电晶体(N9)的汲极,与第十场效应电晶 体(N10 )的闸极相连,而第十场效应电晶体(N10)的汲极,与 第九 场效应电晶体(N9)的闸极相连, 第十一场效应电晶体(N11)介于供电电位(VCC)及第二 接点 (6)之间,以及 介于第八场效应电晶体(N8)及第一电阻(R1)之间的 第三电 路节点(C),与第十一场效应电晶体(N11)的闸极相连 。12. 如申请专利范围第4项之电路板,其中 在一积体电路(10)中,介于供电电位(VCC)与参考电位 ( Vref)之间配置有第一串联电路(S1)及第二串联电路( S2) , 第一串联电路(S1)具有至少一个第七「n@su-通道— 场效 应电晶体」(N7)及第八「n@su-通道—场效应电晶体 」(N8 )、第一电阻(R1)及第九场效应电晶体(N3), 第二串联电路(S2)具有至少一个第四二极体(D4)、 第二电 阻(R2)及第十「n@su-通道—场效应电晶体」(N10), 第九场效应电晶体(N9)的汲极,与第十场效应电晶 体(N10 )的闸极相连,而第十场效应电晶体(N10)的汲极,与 第九 场效应电晶体(N9)的闸极相连, 第十一场效应电晶体(N11)介于供电电位(VCC)及第二 接点 (6)之间,以及 介于第八场效应电晶体(N8)及第一电阻(R1)之间的 第三电 路节点(C),与第十一场效应电晶体(N11)的闸极相连 。13. 如申请专利范围第5项之电路板,其中 在一积体电路(10)中,介于供电电位(VCC)与参考电位 ( Vref)之间配置有第一串联电路(S1)及第二串联电路( S2) , 第一串联电路(S1)具有至少一个第七「n@su-通道— 场效 应电晶体」(N7)及第八「n@su-通道—场效应电晶体 」(N8 )、第一电阻(R1)及第九场效应电晶体(N3), 第二串联电路(S2)具有至少一个第四二极体(D4)、 第二电 阻(R2)及第十「n@su-通道—场效应电晶体」(N10), 第九场效应电晶体(N9)的汲极,与第十场效应电晶 体(N10 )的闸极相连,而第十场效应电晶体(N10)的汲极,与 第九 场效应电晶体(N9)的闸极相连, 第十一场效应电晶体(N11)介于供电电位(VCC)及第二 接点 (6)之间,以及 介于第八场效应电晶体(N8)及第一电阻(R1)之间的 第三电 路节点(C),与第十一场效应电晶体(N11)的闸极相连 。图示简单说明: 图1为电路板上之积体电路的实施例。 图2为积体电路的另一个实施例。 图3至图6为积体电路内所具有的测试布局之实施 例。 |
