| 主权项 |
1. 一种离散余弦转换器,用以对N项之第一向量执 行正/ 反离散余弦转换,其中N为一正整数,上述离散余弦 转换 器包括: 一加法网路器,用序列的方式以计算一加法项集合 ,上述 加法项集合系由上述第一向量之N项与零中至少择 其二相 加所构成之集合,并根据对应于上述正/反离散余 弦转换 之转换矩阵之一输出关系表,上述加法网路器以序 列的方 式产生所要的加法项;以及 复数个移位累加器,其中各个输入位元分别根据上 述之关 系表连接至上述加法网路器输出之各加法项位元, 移位累 加产生经转换之一第二向量之各项。2. 如申请专 利范围第1项所述之离散余弦转换器,其中, 尚包括: 一并列序列转换器,接收并列格式但分别输入之上 述第一 向量,转换为序列格式但一起输出之上述第一向量 ,输出 至上述加法网路器;以及 一输出缓冲器,接收上述移位累加器所输出之上述 第二向 量,依序输出。3. 如申请专利范围第1或2项所述之 离散余弦转换器,其 中,上述加法网路器是用一定数目的序列加法器, 序列减 法器及栓锁器予以适当的组合连接,以产生上述的 加法项 集合。4. 如申请专利范围第3项所述之离散余弦转 换器,其中上 述序列加法器为一位元序列加法器,其包括: 一全加器,接收一第一输入位元、一第二输入位元 ,及一 进位输入位元,进行全加运算后产生一总合位元, 做为上 述序列加法器之输出,并且产生一进位输出位元; 以及 一正反器,接收上述进位输出位元,经栓锁延迟后 产生上 述进位输入位元,上述正反器并可接收一重置信号 进行重 置。5. 如申请专利范围第3项所述之离散余弦转换 器,其中上 述序列加减法器为二位元序列加减法器。6. 如申 请专利范围第3项所述之离散余弦转换器,其中上 述序列加减法器为三位元序列加减法器。7. 如申 请专利范围第1或2项所述之离散余弦转换器,其 中,上述输出关系表是上述正/反离散余弦转换之 转换矩 阵之各项,以2的幂次方展开后,与上述第一向量相 乘所 产生对应上述第二向量各项之加法项,依幂次关系 排列所 形成之关系表。8. 一种离散余弦转换器,用以对N 项之第一向量执行正离 散余弦转换,其中N为一正偶数,上述离散余弦转换 器包 括: 一事前运算装置,用以计算上述第一向量对应上述 正离散 余弦转换之正偶数转换矩阵的N/2个预加项和正奇 数转换 矩阵的N/2个预减项; 一第一加法网路器,用序列的方式以计算一第一加 法项集 合,上述第一加法项集合系由上述预加项与零中至 少择其 二相加所构成之集合,并根据对应于上述正离散余 弦转换 之正偶数转换矩阵之一第一输出关系表,上述第一 加法网 路器以序列的方式产生所要之加法项; 一第二加法网路器,用序列的方式以计算一第二加 法项集 合,上述第二加法项集合系由上述预减项与零中至 少择其 二相加所构成之集合,并根据对应于上述正离散余 弦转换 之正奇数转换矩阵之一第二输出关系表,上述第二 加法网 路器以序列的方式产生所需之加法项;以及 N个移位累加器,其中各个输入位元分别根据上述 之各关 系表连接至上述各加法网路器输出之各加法项位 元,移位 累加产生经转换之一第二向量之偶数项和奇数项 。9. 如申请专利范围第8项所述之离散余弦转换器 ,其中, 尚包括: 一并列序列转换器,接收并列格式但分别输入之上 述第一 向量,转换为序列格式但一起输出之上述第一向量 ,输出 至上述事前运算装置;以及 一输出缓冲器,接收上述移位累加器所输出之上述 第二向 量,依序输出。10. 如申请专利范围第8或9项所述之 离散余弦转换器,其 中上述预加项之第i项系为上述第一向量之第i项 和第N-1- i项之加总,i为1至N/2-1之间任一整数。11. 如申请专 利范围第8或9项所述之离散余弦转换器,其 中上述预减项之第i项系为上述第一向量之第i项 和第N-1- i项之差额,i为1至N/2-1之间任一整数。12. 如申请专 利范围第8或9项所述之离散余弦转换器,其 中上述预加项之第i项系为上述第一向量之第i项 和第N-1- i项之加总,上述预减项之第i项系为上述第一向量 之第i 项和第N-1-i项之差额,i为1至N/2-1之间任一整数。13. 如申请专利范围第8或9项所述之离散余弦转换器, 其 中,上述第一加法网路器和上述第二加法网路器是 用一定 数目的序列加法器、序列减法器及栓锁器予以适 当的组合 连接,产生上述第一加法项集合和上述第二加法项 集合。14. 如申请专利范围第13项所述之离散余弦 转换器,其中 ,上述序列加法器为一位元序列加法器,其包括: 一全加器,接收一第一输入位元、一第二输入位元 ,及一 进位输入位元,进行全加运算后产生一总合位元, 做为上 述序列加法器之输出,并且产生一进位输出位元; 以及 一正反器,接收上述进位输出位元,经栓锁延迟后 产生上 述进位输入位元,上述正反器并可接收一重置信号 进行重 置。15. 如申请专利范围第13项所述之离散余弦转 换器,其中 ,上述序列加减法器为二位元序列加减法器。16. 如申请专利范围第13项所述之离散余弦转换器,其 中 ,上述序列加减法器为三位元序列加减法器。17. 如申请专利范围第8或9项所述之离散余弦转换器, 其 中,上述第一输出关系表是上述正离散余弦转换之 正偶数 转换矩阵之各项,以2的幂次方展开后,与上述预加 项相 乘所产生对应上述第二向量偶数之加法项,依幂次 关系排 列所形成之关系表。18. 如申请专利范围第8或9项 所述之离散余弦转换器,其 中,上述第二输出关系表是上述正离散余弦转换之 正奇数 转换矩阵之各项,以2的幂次方展开后,与上述预减 项相 乘所产生对应上述第二向量奇数之加法项,依幂次 关系排 列所形成之关系表。19. 一种离散余弦转换器,用 以对N项之第一向量执行反 离散余弦转换,其中N为一正偶数,上述离散余弦转 换器 包括: 一第一加法网路器,用序列的方式以计算一第一加 法项集 合,上述第一加法项集合系由上述第一向量之偶数 项与零 中至少择其二相加所构成之集合,并根据对应于上 述反离 散余弦转换之反偶数转换矩阵之一第一输出关系 表,上述 第一加法网路器以序列的方式产生所需之加法项; 一第二加法网路器,用序列的方式以计算一第二加 法项集 合,上述第二加法项集合系由上述第一向量之奇数 项与零 中至少择其二相加所构成之集合,并根据对应于上 述反离 散余弦转换之反奇数转换矩阵之一第二输出关系 表,上述 第二加法网路器以序列的方式产生所需之加法项; N个移位累加器,其中各个输入位元分别根据上述 之各关 系表连接至上述各加法网路器输出之各加法项位 元,移位 累加产生经转换之一第二向量之N/2个后减项;以及 一事后运算装置,利用上述后加项和后减项计算上 述第二 向量之各项。20. 如申请专利范围第19项所述之离 散余弦转换器,其中 ,尚包括: 一并列序列转换器,接收并列格式但分别输入之上 述第一 向量,转换为序列格式但一起输出之上述第一向量 ,输出 至上述第一加法网路器和第二加法网路器;以及 一平行输出缓冲器,接收上述第二向量,依序输出 。21. 如申请专利范围第19或20项所述之离散余弦 转换器, 其中,上述第一加法网路器和上述第二加法网路器 是利用 一定数目序列加法器、序列减法器及栓锁器予以 适当的组 合连接。22. 如申请专利范围第21项所述之离散余 弦转换器,其中 ,上述序列加法器为一位元序列加法器,其包括: 一全加器,接收一第一输入位元、一第二输入位元 ,及一 进位输入位元,进行全加运算后产生一总合位元, 做为上 述序列加法器之输出,并且产生一进位输出位元; 以及 一正反器,接收上述进位输出位元,经栓锁延迟后 产生上 述进位输入位元,上述正反器并可接收一重置信进 行重置 。23. 如申请专利范围第21项所述之离散余弦转换 器,其中 ,上述序列加减法器为二位元序列加减法器。24. 如申请专利范围第21项所述之离散余弦转换器,其 中 ,上述序列加减法器为三位元序列加减法器。25. 如申请专利范围第19或20项所述之离散余弦转换器 , 其中,上述第一输出关系表是上述反离散余弦转换 之反偶 数转换矩阵之各项,以2的幂次方展开后,与上述第 一向 量之偶数项相乘所产生对应上述后加项之加法项, 依幂次 关系排列所形成之关系表。26. 如申请专利范围第 19或20项所述之离散余弦转换器, 其中,上述第二输出关系表是上述反离散余弦转换 之反奇 数转换矩阵之各项,以2的幂次方展开后,与上述第 一向 量之奇数相乘产生对应上述后减项之加法项,依幂 次关系 排列所形成之关系表。27. 如申请专利范围第19或 20项所述之离散余弦转换器, 其中上述后加项之第i项系为上述第二向量之第i 项和第N- 1-i项之加总,i为1至N/2-1之间任一整数。28. 如申请 专利范围第19或20项所述之离散余弦转换器, 其中上述后减项之第i项系为上述第二向量之第i 项和第N- 1-i项之差额,i为1至N/2-1之间任一整数。29. 如申请 专利范围第19或20项所述之离散余弦转换器, 其中上述后加项之第i项系为上述第二向量之第i 项和第N- 1-i项之加总,上述后减项之第i项系为上述第二向 量之第 i项和第N-1-i项之差额,i为1至N/2-1之间任一整数。 图示简单说明: 第1图为习知以唯读记忆体为主之离散余弦转换器 之系统 方块图。 第2图为习知以唯读记忆体为主经除频处理之正离 散余弦 转换器之系统方块图。 第3图为习知以唯读记忆体为主经除频处理之反离 散余弦 转换器之系统方块图。 第4图为本发明以加法器为主之离散余弦转换器之 系统方 块图。 第5图为本发明以加法器为主经除频处理之正离散 余弦转 换器之系统方块图。 第6图为本发明以加法器为主经除频处理之反离散 余弦转 换器之系统方块图。 第7图为第6图中第一加法网路器之电路图。 第8图为一位元序列加法器之电路图。 第9图为第6图中第一加法网路器输出至产生V@ss0+V@ ss7 |
