| 主权项 |
1. 一种半导体记忆体晶胞,包含:一N-型井区之有一P+源极,一P+汲极形成于其内,以及一通道区伸展于该源极和汲极之间;一第一绝缘层置于该井区之上面;一浮闸重叠该第一绝缘层;一第二绝缘层置于该浮闸之上面;以及一控制闸重叠该第二绝缘层。2. 如申请专利范围第1项之半导体记忆体晶胞,其中该晶胞系可藉自该N型井区和该P+汲极之一接面以热电子注射入该浮闸内而作规划。3. 如申请专利范围第1项之半导体记忆体晶胞,其中该晶胞系可藉自该浮闸之电子穿隧至该通道区,该源极和汲极而被抹除。4. 如申请专利范围第1项之半导体记忆体晶胞,另包含一选择电晶体形成于该N型井区内,该选择电晶体包含一选择闸,一P+源极联结至晶胞之汲极,一P+汲极联结至一位元线,以及一通道区伸展于P+源极和P+汲极之间,其中该晶胞操作于供电电压上。5. 如申请专利范围第4项之半导体记忆体晶胞,其中该晶胞系可藉应用大约5至15之间之伏特电压于源极和该N-井,使位元线和选择闸接地线,并应用一自供电电压暴昇至大约16伏特之电压于该控制闸,而作规划。6. 如申请专利范围第4项之半导体记忆体晶胞,其中该晶胞系藉应用大约5至15之间之伏特于源极和于N-井,将位元线和选择闸接地线,以及应用大约5至16之间之伏于控制闸,而作规划。7. 如申请专利范围第4项之半导体记忆体晶胞,其中该晶胞系藉应用大约5至22之间之伏特至该源极,至该N-井,以及至该位元线,并将该选择闸和该控制闸接地线,而作抹除。8. 如申请专利范围第4项之半导体记忆体晶胞,其中该晶胞系藉应用大约3至15之间之伏特至该源极,至该N-井,以及至该位元线,将选择闸接地线,并应用大约-3至-15之间之伏特至该控制闸而作抹除。9. 如申请专利范围第4项之半导体记忆体晶胞,其中该晶胞系藉应用该供电电压至该源极,并至该N-井,将选择闸接地线,应用大约0伏特和该供电电压之间之一电压至该控制闸,以及应用小于该供电电压之读出电压至该位元线而作读取。10. 如申请专利范围第1项之半导体记忆体晶胞,另包含一选择电晶体形成于该N型井区内,该选择电晶体包含一选择闸联接至一字线,一P+源极,和一P+汲极联接至该晶胞之源极,以及一通道区伸展于该P+源极和P+汲极之间,其中该晶胞操作于一供电电压上。11. 如申请专利范围第10项之半导体记忆体晶胞,其中该晶胞系藉应用大约4至13之间之伏特电压至该源极并至N-井,将字线和位元线接地线,以及应用一自0暴昇至大约10伏特之电压于该控制闸,而作规划。12. 如申请专利范围第10项之半导体记忆体晶胞,其中该晶胞系藉应用大约3至13之间之伏特至该源极,至该N-井,以及至该位元线,将字线接地线,并应用大约-3至-15伏特至该控制闸而作抹除。13. 如申请专利范围第10项之半导体记忆体晶胞,其中该晶胞系藉应用供电电压至源极,并至该N-井,将控制闸接地线,并应用小于供电电压大约2伏特之一电压至字线并至该位元线而作读取。14. 如申请专利范围第1项之半导体记忆体晶胞,另包含:一位元线选择电晶体之有一P+源极联结至晶胞之汲极,一汲极联结至一位元线,以及一选择闸联接至第一字线者,以及一源极选择电晶体之有一P+源极,一P+汲极联接至该晶胞之源极,以及一闸联接至一第二字线,其中该结构操作于一供电电压上。15. 如申请专利范围第14项之半导体记忆体晶胞,其中该晶胞系藉应用大约5至15之间之伏特至该源极并至该N-井,将第一和第二字线以及该位元线接地,并应用一自零暴昇至大约16伏特之电压至该控制闸而作规划。16.如申请专利范围第14项之半导体记忆体晶胞,其中该晶胞系藉应用大约3至15之间之伏特至该N-井,至该第二字线,并至该位元线,将第一字线和源极接地线,并应用大约-3至-15伏特于该控制闸而作抹除。17. 如申请专利范围第14项之半导体记忆体晶胞,其中该晶胞系藉应用该供电电压至该源极并至N-井,将第一和第二字线接地线,并应用大约0伏特至供电电压之间电压至该控制闸并至位元线而作读取。18. 一种规划一浮闸P型通道EPROM记忆体晶胞之方法,该晶胞有一P+源极和一P+汲极形成于N型井内者,该方法包含之步骤为:应用一第一偏压电压于该晶胞之源极和N-型井;应用一第二偏压电压于汲极;应用一第三偏压电压于该晶胞之控制闸,以造成自该N-型井之热电子注射进入该浮闸内,藉以充电该浮闸。19. 如申请专利范围第18项之方法,其中该第一偏压电压系在大约5至15伏特之间,该第二偏压电压系在大约0和2伏特之间,以及第三偏压电压系在大约3和16伏特之间。20. 如申请专利范围第18项之方法,其中该第一偏压电压系在大约5至15伏特之间,该第二偏压电压系在大约0和2伏特之间,以及第三偏压电压系自大约0伏特增加至大约16伏特之暴昇电压。21. 一种规划一浮闸P型通道EPROM记忆体晶胞之方法,此晶胞有一P+源极和一P+汲极形成于一N-型井内者,该方法包含之步骤为:应用大约5至15之间之伏特至该N-型井;联接该源极至一浮悬电位;使汲极接地线;以及应用大约5至15之间之伏特至该晶胞之控制闸,以促使自该N-型井之热电子注射进入浮闸内,藉以充电该浮闸。22. 一种抹除一浮闸P型通道EPROM记忆体晶胞之方法,此晶胞有一P+源极和一P+汲极形成于一N-型井内者,该方法包含之步骤为:应用一第一偏压电压至该晶胞之源极和该井;应用一第二偏压电压至该汲极;应用一第三偏压电压至该晶胞之控制闸,以促使自该浮闸之电子穿隧至该晶胞之N-型井,至该P+源极,以及至该汲极,藉以使浮闸放电。23. 如申请专利范围第22项之方法,其中该第一偏压电压系在大约15至22伏特之间,该第二偏压电压系在大约15至22伏特之间,以及该第二偏压电压系大约0伏特。24.如申请专利范围第22项之方法,其中该第一偏压电压系在大约3至15伏特之间,该第二偏压电压系在大约3至15伏特之间,该第二偏压电压系在大约3至15伏特之间,以及该第三偏压电压系在大约-3至-15伏特之间。25.一种用以在一基体内形成一半导体结构之方法,该结构包含一P型通道记忆体晶胞和一外围PMOS电晶体形成于该基体之一N-井内,以及一外围NMOS电晶体形成于该基体之一P-井内,该方法包含之步骤为:形成一浮闸以及一控制闸置于该记忆体晶胞之通道区之上面;形成一第一闸置于NMOS电晶体之通道区之上面,以及一第二闸置于该PMOS电晶体之通道区之上面;形成一第一卷罩层置于所有该N-井之上面,以便能仅暴露该NMOS电晶体于后续之掺杂步骤;内植N-型掺杂剂进入由第一闸和第一掩罩层所界定之P-井基体之部分内,以形成该NMOS电晶体之N-型源极和汲极区;移除该第一掩罩层;形成一第二掩罩层置于所有该P-井之上面,以便能暴露该电晶体晶胞和该PMOS电晶体于一后续之掺杂步骤中;内植P-型掺杂剂进入如由该第二掩罩层,该第二闸和该控制闸所界定之该N-型井之部分内,以便能在同一时间形成该电晶体晶胞之P-型源极和汲极区和PMOS电晶体之P-型源极和汲极区。26. 如申请专利范围第25项之方法,另包含之步骤为:形成边壁间隔物在该第一,第二和控制闸之各边上;移除在该控制闸之边上之边壁间隔物;形成一第三掩罩层置于所有P-井之上面,以便能暴露该记忆体晶胞和该PMOS电晶体于一后续之掺杂步骤中;内植P型掺杂剂进入由该控制闸,该第二闸,和该第三掩罩层所界定之N-井之部分内,以便能形成P+区于每一该PMOS电晶体之P型源极和汲极区内,并进一步地掺杂该记忆体晶胞之P型源极和汲极区,其中该PMOS电晶体之每一源极和汲极区包含一第一P+区整向地在一第二P-区内,以及其中该记忆体晶胞之各源极和汲极区包含一单一之P+区。图示简单说明:第1图为依据本发明之记忆体晶胞之横截面剖视图;第2A和2B图为说明晶胞之规划之第1图之晶胞之一部分之横截面剖视图;第2C图为说明晶胞抹除之第1图之一部分晶胞之横截面剖视图;第3图为引用了第1图之晶胞之行列;第4图系作为NOR晶胞一部分而实施之第1图之晶胞之横截面剖视图;第5图系应用第4图之晶胞之行列;第6图系作为快速晶之部分而实施之第1图之晶胞之横截面剖视图;第7图系应用第6图之晶胞之行列;第8图系作为一EEPROM晶胞之部分而实施之第1图之晶胞之横截面剖视图;第9图系应用第8图晶胞之行列;以及第10至第13图说明依据本发明之P型通道记忆体晶胞之制 |
