防止埋藏区产生凹沟之静态记忆体结构

摘要

本创作系关于一种防止埋藏区产生凹沟之静态记忆体结构，为一种可免除静态记忆体（ＳＲＡＭ）内部埋藏型Ｎ＋区与复晶矽导电层间可能因光罩对准偏差衍生之埋藏区不当蚀刻形成凹沟之不良现象下，为在不增加制程步骤下，将复晶矽导电层之覆盖长度增加至埋藏区外围之区域，故在光罩偏差之情况下，亦不致使埋藏区露出于外，藉以免除埋藏区受复晶矽蚀刻产生凹沟之问题，而在该复晶矽导电层长度增加下，虽在记忆体间形成一与内部元件串联之ＭＯＳＦＥＴ元件，惟此元件亦不致造成任何影响，故以该等复晶矽导电层为以全覆盖型式下，达到解决埋藏区蚀刻问题。

主权项

1. 一种防止埋藏区产生凹沟之静态记忆体结构,主 要为 在静态记忆体之记忆元的两交错连接之电晶体的 汲极串接 有一假性电晶体,此假性电晶体之源极与记忆元之 电晶体 串接,假性电晶体之汲极及闸极相互连接,而此假 性电晶 体实际构造为以覆盖在埋藏区上方之复晶矽导电 层朝向外 侧延长一适当距离,使复晶矽导电层、埋藏区及另 一电晶 体之汲极区对应形成; 以上述加长覆盖在埋藏区上方之复晶矽导电层,避 免埋藏 区遭到复晶矽蚀刻而产生凹沟。2. 如申请专利范 围第1项所述之防止埋藏区产生凹沟之静 态记忆体结构,其中该复晶矽导电层之加长距离为 在小于 0.4微米者。3. 如申请专利范围第1项所述之防止埋 藏区产生凹沟之静 态记忆体结构,其中该假性电晶体之闸极有效长度 为在0. 05微米以下,可在小量施加电压下迅速导通。图示 简单说明: 第一图:系一般正常静态记忆体之局部剖面图。 第二图:系静态记忆体产生不当蚀刻之剖面示意凸 。 第三图:系本创作之结构示意图。