| 主权项 |
1. 一种半导体记忆体装置包含:一连结真与互补位元线之记忆体单元阵列,该记忆体单元阵列含多个记忆体单元,各个记忆体单元均含一电容,其内可储存电荷,及一MOS电晶体,可将电荷从该电容向该真位元线或该互补位元线传送:位元线感测放大器机构可感测及放大该真及互补位元线间的小电压差;控制信号产生机构,可产生第一及第二控制信号;第一上拉(pull-up)驱动器机构,可将一外部电压加到该上拉机构中,以回应来自该控制信号产生机构的第一控制信号;第二上拉驱动器机构,可将一内部供应电压加到该上拉机构中,以回应来自该控制信号产生机构的第二控制信号;用于从该位元线感测放大器机构中降低电压之拉下(pull-down)驱动器机构;位元线操作机构,可预充电该真及互补位元线;开关机构,可将在该真及互补位元线上的数据向真及互补数据滙流排线传送,以回应来自解码器之输出信号,及内部供应电压产生机构,可产生内部供应电压,且将产生的内部供应电压加到第二上拉驱动器机构中。2.如申请专利范围第一项之半导体记忆体装置,其中该内部供应电压产生机构含,第一内部供应电压产生机构,可产生一第一内部供应电压,以回应第一参考电压;及第二内部供应电压产生机构,可产生一第二内部供应电压,以回应第二参考电压;且将作为内部供应电压之所产生的第二内部供应电压加到该第二上拉驱动器机构中。3. 如申请专利范围第2项之半导体记忆体装置,更包含一位元线预充电电压产生机构可产生一位元线预充电电压及供应该位元线预充电电压予该位元线预充电机构,该位元线预充电电压产生器包含:一在该第二外部供应电压产生机构及一接地电压源之间串联的第一至第三电阻;一在该第二内部供应电压产生机构及该接地端间串联的一NMOS电晶体及一PMOS电晶体,该NMOS电晶体含栅极,连接于第一及第二电阻之间,该PMOS电晶体含栅极,连结该第二及第三电阻之间;及一连结于该NMOS电晶体及该PMOS电晶体之间的输出端,可将位元线操作电压向位元线操作机构输出。4. 如申请专利范围第3项之半导体记忆体装置,其中该第二内部供应电压产生机构适于将所产生的第二内部供应电压加到该第二上拉驱动机构及该位元线预充电电压产生机构。5. 如申请专利范围第2项之半导体记忆体装置,其中该控制信号产生机构适于产生第一控制信号,以回应该第二参考电压及外部供应电压,且将产生的第一控制信号加入该第一上拉驱动机构。图示简单说明:图1为本发明所用半导体记忆体装置的电路图;图2为本发明之半导体记忆体装置内部供应电压产生器的电路图;图3为本发明之半导体记忆体装置之位元线预充电电压产器的电路图;图4为本发明之半导体记忆体装置的感测驱动器控制信号产生器的电路图; |
