| 主权项 |
1. 一种半导体积体电路装置,其主要特征系具备A/D转换器以及经由内部滙流排而与上述A/D转换器连接的中央处理装置,上述A/D转换器则备有:可分别读取由自多个类比输入端子所输入之类比信号的一部分或是全部所构成之多数类比输入信号的多个取样保持电路、对上述多个取样保持电路进行包括同时取样之取样动作之指示的控制逻辑器以及将由上述取样保持电路所读取的类比信号转换成数位信号的A/D转换部。2. 如申请专利范围第1项之半导体积体电路装置,上述A/D转换部系由:将由取样保持电路所保持之输入类比信号与基准电压加以比较之比较器阵列、输入与上述比较器阵列之输出互相对应之2进位値信号的逐次比较暂存器、转换成与上述逐次比较暂存器之输出互相对应的类比电压,而形成上述基准电压的D/A转换部以及该些控制逻辑器所构成;上述取样保持电路系由第1与第2取样保持电路所构成,而藉由上述控制逻辑器依序进行以下的动作,亦即,第1取样保持电路与第2取样保持电路会同时进行第1与第2输入信号之取样动作的第1动作。根据上述第1动作,在上述A/D转换部将由上述第1取样保持电路所读取的第1输入信号转换成数位信号的第2动作;及根据上述第1动作,在上述A/D转换部将由第2取样保持电路所读取的第2输入信号转换成数位信号的第3动作。3. 如申请专利范围第2项之半导体积体电路装置,其主要藉由上述控制逻辑器依序进行以下的动作,亦即,由第1取样保持电路来取样第1输入信号的第1动作;与在上述A/D转换部,将在上述第1动作由第1取样保持电路所读取之第1输入信号转换成数位信号的动作同时进行,由第2取样保持电路来取样第2输入信号的第2动作;与在上述A/D转换部,将在上述第2动作由第2取样保持电路所读取之第2输入信号转换成数位信号的动作同时进行,而由第1取样保持电路来取样第3输入信号的第3动作;及在上述A/D转换部,将在上述第3动作由第1取样保持电路所读取之第3输入信号转换成数位信号的第4动作。4. 如申请专利范围第1项之半导体积体电路装置,上述控制逻辑器系藉由控制暂存器来控制其动作模式,该控制暂存器具有用于指定是否指示对上述多个取样保持电路同时进行取样动作、指示多个类比输入信号之连续的取样动作与指示其数位转换动作的指定位元,而上述控制暂存器的指定位元系自上述中央处理装置被写入。5. 如申请专利范围第2项、第3项或是第4项之半导体积体电路装置,在上述第1与第2取样保持电路设有可以将由多个输入端子所供给之多个输入信号选择性地加以传送的多工器,上述基准电压系由上位、中位以及下位之基准电压产生电路所形成,将上位基准电压产生电路之输出间电压当作构成中位基准电压产生电路的局部分压电路的基准电压,而将上述中位基准电压产生电路之输出间电压当作构成下位基准电压产生电路之局部分压电路的基准电压;上述第1与第2取样保持电路则备有可藉由上述上位基准电压产生电路之输出而被读入特定之副范围领域内的输入信号实施位准位移的位准位移电路;上述比较器阵列具有多个比较器与选择电路,多个比较器则是针对上述取样保持电路之输出以及与对应于选择电路所输出之上位、中位、下位的数位値呈对应的多个基准电压加以比较,上述比较器的输出信号则被转换成2进位信号,且被储存在上述逐次比较暂存器,根据上述逐次比较暂存器的内容,而选择由中间基准电压产生电路被供给到下位基准电压产生电路的输出间电压。6. 如申请专利范围第5项之半导体积体电路装置,上述A/D转换器的转换结果则会被储存在资料暂存器,而设有一当检测出在上述资料暂存器中没有空白领域时,会将上述状态输出到外部的手段。7. 一种半导体积体电路装置,系一至少内藏有中央处理装置与A/D转换器的半导体积体电路装置,具有用于指定上述A/D转换器之待机状态的第1控制位元以及用于指示开始A/D转换动作的第2控制位元;当第1控制位元处于第1状态,而藉由第2控制位元指示A/D转换动作时,则立刻开始A/D转换动作;而当第1控制位元处于第2状态,而藉由第2控制位元指示A/D转换动作时,在计测一定的待机时间后,让A/D转换动作开始。8. 如申请专利范围第7项之半导体积体电路装置,当上述第1控制位元处于第2状态时,会在构成A/D转换器之电路中,将流有偏压电流之电路部分的电流予以切断或是减低。9. 如申请专利范围第8项之半导体积体电路装置,当上述第1控制位元处于第2状态,而结束A/D转换动作时,会对应于上述第1控制位元的第2状态而回复到转换开始前的状态。10. 一种半导体积体电路,至少系一内藏有中央处理装置与A/D转换器的半导体积体电路装置,上述A/D转换器系一具有位元数较被连接到中央处理装置之内部滙流排的位元数为小,且较连接于此之主滙流排之基本资料处理单位为大之分解能力者,而具备有:让所转换之数位信号之最下位资料配合于资料暂存器的最下位位元,而将自最上位位元开始位在上位的位元当作0,且将之输出到上述资料滙流排的第1输出模式以及让所转换之数位信号之最上位位元配合于上述主滙流排的资料处理单位的最上位位元,而将位在上位的位元当作0而输出到上述资料滙流排的第2模式。11. 如申请专利范围第10项之半导体积体电路装置,上述第1输出模式与第2输出模式系根据由上述中央处理装置所指定之滙流排大小控制信号来加以选择。12. 如申请专利范围第10项或第11项之半导体积体电路装置,上述A/D转换器具有一对可储存转换结果的暂存器,当选择其中一者时,则储存与上述第1输出模式呈对应的资料,而当选择另一者时,则储存与上述第2输出模式呈对应的资料,藉由上述暂存器,将资料输出到上述资料滙流排。13. 一种半导体积体电路装置,至少内藏有中央处理装置与A/D转换器,其特征在于:上述A/D转换器具有多个可储存转换结果的暂存器,具有可检测所指定之所有的转换动作是否完成的旗标,此外则具有当上述旗标处于上述转换动作的完成状态时,会使指示A/D转换动作的控制信号成为无效的手段。14. 一种控制系统,其主要系利用一半导体积体电路装置,该装置备有:可分别读入由多个类比输入端子所输入之类比信号的一部分或是全部所构成的类比输入信号的多个取样保持电路、针对上述多个取样保持电路进行指示包含同时取样动作之取样动作的控制逻辑器、备有将由上述取样保持电路所读取之类比信号转换成数位信号之A/D转换器而构成的A/D转换器、以及经由内部滙流排,与上述A/D转换电路连接的中央处理装置,将互相关连之2个以上的类比输入信号同时输入上述取样保持电路,而根据与上述取样保持电路所读取之2个以上的输入信号呈对应的数位信号而形成所希望的控制信号。15. 如申请专利范围第14项之控制系统,上述半导体积体电路装置具有计时电路,上述同时取样的时间是由上述计时电路所供给的信号所指示。16. 如申请专利范围第15项之控制系统,上述同时被取样的类比输入信号系一与用于形成3相马达中之旋转磁场的2个相位单位的驱动电流呈对应者,根据与上述驱动电流呈对应的数位信号来控制上述马达驱动电流。17. 一种控制系统,其主要特征在于包括:半导体积体电路装置:备有:分别读取由多个类比输入端子所输入之类比信号的一部分或是全部所构成的类比输入信号的多个取样保持电路、针对上述多个取样保持电路进行指示包含同时取样动作之取样动作的控制逻辑器、备有将由上述取样保持电路所读取之类比信号转换成数位信号之A/D转换器以及用于储存所转换之数位信号的多个暂存器而构成的A/D转换器、中央处理装置、资料转送装置、缓冲记忆体、以及可以将上述A/D转换器、中央处理装置、资料转送装置与缓冲记忆体互相连接的内部滙流排;由来自上述半导体积体电路装置之控制信号所控制而形成类比信号的感测器;及由来自上述半导体积体电路装置之控制信号所控制,而将上述类比信号供给到上述A/D转换器的介面电路;上述半导体积体电路装置会将由1个乃至多个类比信号之A/D转换结果储存在资料暂存器,当将转换结果储存在所指定之资料暂存器时,则令上述资料转送装置起动,使储存在上述资料暂存器之转换结果退到缓冲记忆体,当起动所指定次数之资料转送时,则针对中央处理装置要求进行中断处理。18. 如申请专利范围第17项之控制系统,上述半导体积体电路装置会将表示在储存A/D转换结果之资料暂存器内设有空白领域之信号供给到上述介面电路,根据上述信号而停止上述感测器的动作。图示简单说明:图1系表本发明所适用之单晶片微电脑的一实施例的方块图。图2系表在本发明所适用之单晶片的微电脑中所搭载之A/D转换器之一实施例的方块图。图3系用于说明上述A/D转换器之动作的基本时序图。图4系用于说明上述A/D转换器之副范围(sub-range)之电压转换方式的电压分布图。图5系表图2中之比较器阵列的概略方块图。图6系表图2中之取样保持位准移位电路之一实施例的电路图。图7系用于说明根据本发明之同时取样而来之A/D转换动作之代表例的流程图。图8系用于说明根据本发明之一般取样而来之A/D转换动作之代表例的流程图。图9系用于说明本发明之选择单独模式(select singlemode)之时序图。图10系用于说明本发明之选择扫描模式(select scanmode)之时序图。图11系用于说明本发明之编组单独模式(group singlemode)之时序图。图12系用于说明本发明之编组扫描模式(group scanmode)之时序图。图13系用于说明本发明之缓冲动作之一例的时序图。图14系用于说明上述缓冲动作之其他例的时序图。图15系用于说明本发明之同时取样动作之一例的时序图。图16系用于说明本发明之同时取样动作之其他例的时序图。图17系用于说明本发明之中断动作的时序图。图18系用于说明本发明之A/D转换器之动作的概略流程图。图19系表包含图2之滙流排介面的读取控制电路之主要部分的方块图。图20系表上述图2之资料滙流排的相对位址图。图21系表当将包含图2之滙流排介面的读取控制设定成位址方式时之控制电路的电路图。图22系用于说明本发明读取字元组资料(word data)与位元组资料(byte data)时的位元配置图。图23系表图2之资料暂存器ADDRA-ADDRD之相互关系的电路构成图。图24系表图2之类比多工器之一实施例的方块图。图25系表图2之类比多工器之其他实施例的方块图。图26系表本发明之BUSY输出控制电路之一实施例的方块图。图27系用于说明本发明之A/D转换器之动作的时序图。图28系表示利用本发明之单晶片微电脑之控制系统之一实施例的方块图。图29系用于说明本发明之计时器B与A/D转换器之动作之一例的时序图。图30系用于说明本发明之计时器B与A/D转换器之动作之其他例的时序图。图31系用于说明本发明之单晶片微电脑之动作的流程图。图32系用于说明根据本发明之A/D转换器之外部输入与计时器之起动动作的时序图。图33系表利用本发明之单晶片微电脑之控制系统之其他实施例的方块图。图34系表在本发明之资料转送装置之区块转送模式下,A/D转换器之读取位址图。图35系表在本发明之资料转送装置之区块转送模式下,A |
