| 主权项 |
1. 一种用以选择性致动一可程式逻辑阵列之第二 导电率 之至少一装置的方法,该可程式逻辑阵列包含一相 乘项阵 列,一相乘项选择阵列与一种第二电导率之装置, 该相乘 项阵列是用以选择性结合至少二输入并提供至少 一相乘项 讯号,该相乘项选择阵列是用以藉由一种第一电导 率之至 少一装置来连接该等至少一相乘项讯号之所选讯 号至该等 至少一输出线之所选输出线,该种第二电导率之装 置耦接 至该等至少一输出线之每一输出线以便如果没有 连接至输 出线之该种第一电导率之装置受到致动则用以设 定该等至 少一输出线之电压,其中该种第二电导率之至少一 装置受 到选择性致动,此方法包含下列步骤: 辨识具有至少一与相乘项阵列之连接的相乘项; 决定导致每一经辨识之相乘项之阵列功率消耗的 逻辑属性 ; 决定具有至少一相乘项阵列之连接之每一相乘项 线的一节 省功率消耗可能性函数;及 藉由使得节省功率消耗可能性函数最大化之一相 乘项来选 通该种第二电导率之至少一装置。2. 根据申请专 利范围第1项之方法,其中逻辑属性包含一 相乘项在相乘项阵列不会受到致动之机率。3. 根 据申请专利范围第1项之方法,其中逻辑属性包含 该 相乘项所控制之输出线的百分率。4. 根据申请专 利范围第1项之方法,其中逻辑属性包含一 相乘项在相乘项阵列不会受到致动之机率与该相 乘项所控 制之输出线的百分率。5. 根据申请专利范围第4项 之方法,其中决定节省功率消 耗可能性函数之步骤包含使得一相乘项在相乘项 阵列不会 受到致动之机率乘以该相乘项所控制之输出线的 百分率。6. 一种用以选择性致动一可程式逻辑阵 列之第二导电率 之至少一装置的方法,该可程式逻辑阵列包含一相 乘项阵 列,一相乘项选择阵列与一种第二电导率之装置, 该相乘 项阵列是用以选择性结合至少二输入并提供至少 一相乘项 讯号,该相乘项选择阵列是用以藉由一种第一电导 率之至 少一装置来连接该等至少一相乘项讯号之所选讯 号至该等 至少一输出线之所选输出线,该种第二电导率之装 置耦接 至该等至少一输出线之每一输出线以便如果没有 连接至输 出线之该种第一电导率之装置受到致动则用以设 定该等至 少一输出线之电压,其中该种第二电导率之至少一 装置受 到选择性致动,此方法包含下列步骤: 辨识具有至少一与相乘项阵列之连接的相乘项; 决定导致每一经辨识之相乘项之阵列功率消耗的 逻辑属性 ; 基于经辨识之相乘项之导致阵列功率消耗的逻辑 属性来结 合该等相乘项; 决定相乘相阵列之每一相乘项组合的一节省功率 消耗可能 性函数;及 藉由使得节省功率消耗可能性函数最大化之一相 乘项组合 来选通该种第二电导率之至少一装置。7. 根据申 请专利范围第6项之方法,其中逻辑属性包含一 相乘项在相乘项阵列不会受到致动之机率。8. 根 据申请专利范围第6项之方法,其中逻辑属性包含 该 相乘项所控制之输出线的百分率。9. 根据申请专 利范围第6项之方法,其中逻辑属性包含一 相乘项在相乘项阵列不会受到致动之机率与该相 乘项所控 制之输出线的百分率。10. 根据申请专利范围第6 项之方法,其中决定节省功率 消耗可能性函数之步骤包含使得一相乘项在相乘 项阵列不 会受到致动之机率乘以该相乘项所控制之输出线 的百分率 。11. 一种可程式逻辑阵列电路,包含: 一相乘项阵列,用以选择地合并至少两输入且提供 至少一 相乘项信号; 一相乘项选择阵列,藉由至少一第一电导率之一装 置而将 至少一相乘项信号之选择信号连接至少一输出线 之选择线 上; 一第二电导率之一装置,耦接至每一之至少一输出 线上, 用以当没有连接至输出线之第一电导率装置受到 致动时置 定至少一输出线之电压,其中至少第二电导率装置 之一受 到选择地致动。12. 根据申请专利范围第11项之电 路,其中藉由将至少一 相乘项信号之选通而使第二电导率之装置受到选 择地致动 。13. 根据申请专利范围第11项之电路,其中第二电 导率装 置系藉由至少一相乘项信号之选通而选择地受到 致动以便 最小化可程式逻辑阵列电路之功率消耗。14. 一种 可程式逻辑阵列电路,包含: 一相乘项阵列,用以选择地合并至少两输入且提供 至少一 相乘项信号; 一相乘项选择阵列,藉由至少一N-MOS下拉装置而将 至少 一相乘项信号之选择信号连接至少一输出线之选 择线上; 一PMOS拉上装置,耦接至每一之至少一输出线上,用 以当 没有连接至输出线之NMOS拉上-拉下装置受到致动 时将至 少一输出线之电压拉为正,其中至少PMOS拉上装置 之一者 系受到选择地致动。15. 根据申请专利范围第14项 之电路,其中藉由将至少一 相乘项信号之选通而使PMOS拉上装置受到选择地致 动。16. 根据申请专利范围第14项之电路,其中PMOS 拉上装置 系藉由至少一选择相乘项信号之选通而选择地受 到致动以 便最小化可程式逻辑阵列电路之功率消耗。17. 一 种具有一可程式逻辑阵列电路之微处理器,包含: 一相乘项阵列,用以选择地合并至少两输入且提供 至少一 相乘项信号; 一相乘项选择阵列,藉由一第一电导率之至少一装 置而将 至少一相乘项信号之选择信号连接至少一输出线 之选择线 上; 一第二电导率之一装置,耦接至每一之至少一输出 线上, 用以当没有连接至输出线之第一电导率装置受到 致动时置 定至少一输出线之电压,其中至少第二电导率装置 之一受 到选择地致动。18. 一种具有一可程式逻辑阵列之 电脑系统,包含: 一相乘项阵列,用以选择地合并至少两输入且提供 至少一 相乘项信号; 一相乘项选择阵列,藉由一第一电导率之至少一装 置而将 至少一相乘项信号之选择信号连接至至少一输出 线之选择 线上; 一第二电导率之一装置,耦接至每一之至少一输出 线上, 用以当没有连接至输出线之第一电导率装置受到 致动时置 定至少一输出线之电压,其中至少第二电导率装置 之一受 到选择地致动。图示简单说明: 图1是一以前技术PLA之示意电路图。 图2是低功率消耗PLA之一较佳实例的示意电路图。 图3是说明一种选择一相乘项线以选择性致动低功 率消耗 |
