| 主权项 |
1. 一种连接至一主电脑之闪抹记忆体系统,包含: 多数闪抹记忆体晶片; 一闪抹记忆体控制器用以控制于该记忆体晶片及 该主电脑 间之资料传送, 该闪抹记忆体控制器包含: 多数资料滙流排,每个系连接至一相关之闪抹记忆 体,用 以传送资料至/自该闪抹记忆体晶片; 一位址晶片经由闸连接至该资料滙流排,以经由该 资料滙 流排供给位址资讯至该闪抹记忆体晶片; 多数缓冲器记忆体,每个系连接至相关资料滙流排 及该主 电脑用以储存予以暂时储存资料至/自一闪抹记忆 体晶片 ,及 一闪抹记忆体编序器用以同时控制该资料滙流排 及该缓冲 器记忆体,使得多数闪抹记忆体系以并联之方式同 时被存 取。2. 如申请专利范围第1项所述之闪抹记忆体系 统,其中, 该闪抹记忆体控制器更包含多数比较器,用以比较 由该相 关闪抹记忆体晶片所供给之状态资讯及一预定参 考资讯, 以及一及闸电路用以提供及闸操作于该比较器输 出,使得 该及闸电路只有当所有闪抹记忆体晶片于前操作 中正确地 操作时,才供一正输出信号。3. 如申请专利范围第 1项所述之闪抹记忆体系统,其中, 该资料滙流排,记闪抹记忆体晶片,该缓冲器记忆 体及该 比较器之数目系为二。4. 如申请专利范围第1项所 述之闪抹记忆体系统,其中, 于每一资料滙流排中之资料系于并联形式。5. 如 申请专利范围第1项所述之闪抹记忆体系统,其中, 每一资料滙流排不只传送资料,同时也传送位址及 命令至 一闪抹记忆体晶片。6. 如申请专利范围第2项所述 之闪抹记忆体系统,其中, 该闪抹记忆体编序器包含一计数器,一编序器RAM, 其储 存微命令于一为该计数器所指之位址之中,一微命 令解码 器连接至该编序器RAM,用以解码一微命令,使得一 已解 码命令系被送至一闪抹记忆体,经由该资料滙流排 ,以及 一决定电路,其系取决于该及闸电路之输出,而调 整该计 数器之内容。7. 如申请专利范围第1项所述之闪抹 记忆体系统,其中, 每一闪抹记忆体晶片具有8位元于每一位址之中。 8. 如申请专利范围第1项所述之闪抹记忆体系统, 更包含 一支援卡于该闪抹记忆体晶片之上,以及该闪抹记 忆体控 制器系安装,以及,该支援卡具有一连接器,其系连 接至 一主电脑。9. 一种用以控制连接至该控制器之闪 抹记忆体晶片及一 主电脑间之资料传送之闪抹记忆体控制器,包含: 多数资料滙流排,每个系连接至一相关之闪抹记忆 体,用 以传送资料至/自该闪抹记忆体晶片; 多数缓冲器记忆体,每个系连接至相关资料滙流排 及该主 电脑用以储存予以暂时储存资料至/自一闪抹记忆 体晶片 ,及 一闪抹记忆体控制器用以同时控制该资料滙流排 及该缓冲 器记忆体,使得多数闪抹记忆体系以并联之方式同 时被存 取。图示简单说明: 图式1A是一依据本发明之一闪抹记忆体系统的方 块图, 图式1B显示一依据本发明之一闪抹记忆体系统的 结构, 图式2是一于图式1A中之一部份的一详细方块图,及 |
