嵌套式数字锁相环路

摘要

嵌套式数字锁相环路(DPLL400)包括DPLL(402)和宽带宽DPLL(404)分别产生第一和第二恢复时钟信号。窄带宽起初第一恢复时钟用于使恢复数据定时钟。直到窄带DPLL稳定。然后利用MUX(424)接通宽带DPLL产生的第二恢复时钟(428)。任何原因使中心比特取样数据变坏，宽带DPLL清零，使第二恢复时钟信号(428)与窄带DPLL的相匹配，以便准确地跟踪窄带DPLL的同一时钟速率。

主权项

1.一种嵌套式数字锁相环路(DPLL)，其特征在于，包括：一个输入端用以接收已恢复的数据信号；一个振荡器电路，用以提供一个基准信号；一个窄带DPLL，耦合在该输入端和振荡器上，用以产生一个与基准信号相位有关的第一个恢复的时钟信号，以使该第一个恢复的时钟信号初始锁定到恢复数据信号的相位上；一个宽带DPLL电路，耦合到窄带DPLL上，用以产生一个与第一恢复时钟信号相位有关的第二个恢复时钟信号；一个逻辑电路，它具有耦合到窄带DPLL上的第一输入端，耦后到宽带DPLL上的第二输入端、以及一个输出端；该逻辑电路选定第一和第二恢复的时钟信号中的一个，在窄带DPLL锁定之前它选择第一恢复的时钟信号，在窄带DPLL一旦锁定时便选择第二恢复的时钟信号，该逻辑电路向其输出端提供选定的恢复时钟信号；一个逻辑门，耦合到所述输入端上，用以接收恢复数据信号，它具有一个耦合在所述逻辑电路输出端上的时钟输入端，用以响应选定的恢复时钟信号，为恢复数据信号定时钟。