| 主权项 |
1. 一种半导体记忆装置系包含: 将资讯当成阈値电压的値加以记忆的复数个记忆 格子;及 用来救济上述复数个记忆格子中的缺陷记忆格子, 之将资 讯当成阈値电压的値加以记忆的复数个余裕用的 记忆格子 ;及 根据所提供的位址而从上述复数个记忆格子及上 述余裕用 的记忆格子选择出至少一个记忆格子或至少一个 余裕用的 记忆格子之第1选择单元;及 根据所提供的讯号来选择上述复数的救济用记忆 格子之第 2选择单元。2. 如申请专利范围第1项之半导体记 忆装置,其中上述复 数个记忆格子以及上述复数个余裕用的记忆格子 皆为具有 :分别形成于半导体基板内的第1半导体区域及第2 半导体 区域;及用以覆盖位于上述第1半导体区域及第2半 导体区 域之间的至少通道形成区域之第1绝缘膜;及被形 成于上 述第1绝缘膜上之延伸于上述第1半导体区域及第2 半导体 区域上之浮闸;及形成于上述浮闸上的第2绝缘膜; 及形 成于上述第2绝缘膜上,并且与复数条字元线的其 中一条 结合之控制闸。3. 如申请专利范围第2项之半导体 记忆装置,其中上述复 数个记忆格子的上述第1半导体区域各自与复数条 资料线 中相对应的一条资料线相结合; 上述复数个余裕用的记忆格子的上述第1半导体区 域各自 与至少一条余裕用的资料线相结合。4. 如申请专 利范围第3项之半导体记忆装置,其中上述救 济用的记忆格子系具有:与形成于半导体基板内的 上述至 少一条的余裕用的资料线相结合之第1半导体区域 及第2半 导体区域;及用以覆盖位于上述第1半导体区域及 第2半导 体区域之间的至少通道形于区域之第1绝缘膜;及 被形成 于上述第1绝缘膜上之延伸于上述第1半导体区域 及第2半 导体区域上之浮闸;及形成于上述浮闸上的第2绝 缘膜; 及形成于上述第2绝缘膜上,并且一条救济用的记 忆格子 选择用字元线结合之控制闸。5. 如申请专利范围 第4项之半导体记忆装置,其中上述第 1选择单元系包含:根据所提供的位址而从上述复 数条字 元线选择出一条字元线及从上述复数条资料线中 至少选择 出一条资料线之解码器单元;及用以选择上述至少 一条余 裕用的资料线之余裕用的解码器单元。6. 如申请 专利范围第5项之半导体记忆装置,其中将救济 模式讯号供给到上述第2选择单元时,禁止上述第1 选择单 元所执行的从上述复数条字元线中选择出一条字 元线、以 及从上述复数条的资料线中至少选择出一条资料 线的工作 ;而上述救济用记忆格子中系被写入余裕用的记忆 格子的 位址。7. 如申请专利范围第6项之半导体记忆装置 ,其中将重设 讯号供给到上述第2选择单元时,存放在上述救济 用记忆 格子中的余裕用的记忆格子的位址系被写入到上 述救济资 讯锁存器。8. 如申请专利范围第7项之半导体记忆 装置,其中上述余 裕用的解码器单元复包含有用以比较:所供给的位 址与存 放在上述救济资讯锁存器内的位址之比较单元。9 . 如申请专利范围第1项之半导体记忆装置,其中上 述复 数个记忆格子各为具有:分别形成于半导体基板内 的第1 半导体区域及第2半导体区域;及用以覆盖位于上 述第1半 导体区域及第2半导体区域之间的至少通道形成区 域之第1 绝缘膜;及被形成于上述第1绝缘膜上之延伸于上 述第1半 导体区域及第2半导体区域上之浮闸;及形成于上 述浮闸 上的第2绝缘膜;及形成于上述第2绝缘膜上,并且与 复数 条字元线的其中一条结合之控制闸; 上述复数个余裕用的记忆格子各为具有:分别形成 于半导 体基板内的第1半导体区域及第2半导体区域;及用 以覆盖 位于上述第1半导体区域及第2半导体区域之间的 至少通道 形成区域之第1绝缘膜;及被形成于上述第1绝缘膜 上之延 伸于上述第1半导体区域及第2半导体区域上之浮 闸;及形 成于上述浮闸上的第2绝缘膜;及形成于上述第2绝 缘膜上 ,并且与至少一条余裕用的字元线结合之控制闸。 10. 如申请专利范围第9项之半导体记忆装置,其中 上述 复数个记忆格子以及上述复数个余裕用的记忆格 子之上述 各第1半导体区域系分别与复数条的资料线中相对 应的一 条资料线结合。11. 如申请专利范围第10项之半导 体记忆装置,其中上述 救济用的记忆格子系具有:与形成于半导体基板内 的上述 复数条资料线中的一条资料线相结合之第1半导体 区域及 第2半导体区域;及用以覆盖位于上述第1半导体区 域及第 2半导体区域之间的至少通道形成区域之第1绝缘 膜;及被 形成于上述第1绝缘膜上之延伸于上述第1半导体 区域及第 1半导体区域上之浮闸;及形成于上述浮闸上的第2 绝缘膜 ;及形成于上述第2绝缘膜上,并且一条救济用的记 忆格 子选择用字元线结合之控制闸。12. 如申请专利范 围第11项之半导体记忆装置,其中上述 第1选择单元系包含:根据所提供的位址而从上述 复数条 字元线选择出一条字元线及从上述复数条资料线 中至少选 择出一条资料线之解码器单元;及用以选择上述至 少一条 余裕用的资料线之余裕用的解码器单元。13. 如申 请专利范围第12项之半导体记忆装置,其中将救 济模式讯号供给到上述第2选择单元时,禁止上述 第1选择 单元所执行的从上述复数条字元线中选择出一条 字元线、 以及从上述复数条的资料线中至少选择出一条资 料线的工 作;而上述救济用记忆格子中系被写入缺陷的记忆 格子的 位址。14. 如申请专利范围第13项之半导体记忆装 置,其中将重 设讯号供给到上述第2选择单元时,存放在上述救 济用记 忆格子中的缺陷的记忆格子的位址系被写入到上 述救济资 讯锁存器。15. 如申请专利范围第14项之半导体记 忆装置,其中上述 余裕用的解码器单元复包含有用以比较:所供给的 位址与 存放在上述救济资讯锁存器内的位址之比较单元 。16. 一种微电脑系包含: 中央处理装置;及 半导体记忆装置,该半导体记忆装置系具有: 将资讯当成阈値电压的値加以记忆的复数个记忆 格子;及 用来救济上述复数个记忆格子中的缺陷记忆格子, 之将资 讯当成阈値电压的値加以记忆的复数个余裕用的 记忆格子 ;及 根据由上述中央处理装置所提供的位址而从上述 复数个记 忆格子及上述余裕用的记忆格子选择出至少一个 记忆格子 或至少一个余裕用的记忆格子之第1选择单元;及 根据所提供的讯号来选择上述复数的救济用记忆 格子之第 2选择单元。17. 如申请专利范围第16项之微电脑, 其中上述复数个记 忆格子以及上述复数个余裕用的记忆格子皆为具 有:分别 形成于半导体基板内的第1半导体区域及第2半导 体区域; 及用以覆盖位于上述第1半导体区域及第2半导体 区域之间 的至少通道形成区域之第1绝缘膜;及被形成于上 述第1绝 缘膜上之延伸于上述第1半导体区域及第2半导体 区域上之 浮闸;及形成于上述浮闸上的第2绝缘膜;及形成于 上述 第2绝缘膜上,并且与复数条字元线的其中一条结 合之控 制闸。18. 如申请专利范围第17项之微电脑,其中上 述复数个记 忆格子的上述第1半导体区域各自与复数条资料线 中相对 应的一条资料线相结合。 上述复数个余裕用的记忆格子的上述第1半导体区 域各自 与至少一条余裕用的资料线相结合。19. 如申请专 利范围第18项之微电脑,其中上述救济用的 记忆格子系具有:与形成于半导体基板内的上述至 少一条 的余裕用的资料线相结合之第1半导体区域及第2 半导体区 域;及用似覆盖位于上述第1半导体区域及第2半导 体区域 之间的至少通道形成区域之第1绝缘膜;及 被形成于上述第1绝缘膜上之延伸于上述第1半导 体区域及 第2半导体区域上之浮闸;及形成于上述浮闸上的 第2绝缘 膜;及形成于上述第2绝缘膜上,并且一条救济用的 记忆 格子选择用字元线结合之控制闸。20. 如申请专利 范围第19项之微电脑,其中上述第1选择 单元系包含:根据上述微电脑所提供的位址而从上 述复数 条字元线选择出一条字元线及从上述复数条资料 线中至少 选择出一条资料线之解码器单元;及用以选择上述 至少一 条余裕用的资料线之余裕用的解码器单元。21. 如 申请专利范围第20项之微电脑,其中上述中央处理 装置系当上述半导体记忆装置执行完毕写入动作 或消去动 作之后,进行确认上述复数个记忆格子内的资料, 当发现 有尚未完成资料的写入或消去之缺陷记忆格子时, 就输出 救济模式讯号。22. 如申请专利范围第21项之微电 脑,其中将上述救济模 式讯号从上述微电脑供给到上述第2选择单元时, 禁止上 述第1选择单元所执行的从上述复数条字元线中选 择出一 条字元线、以及从上述复数条的资料线中至少选 择出一条 资料线的工作;而上述救济用记忆格子中系被写入 来自上 述微电脑之缺陷的记忆格子的位址。23. 如申请专 利范围第22项之微电脑,其中将重设讯号从 上述微电脑供给到上述第2选择单元时,存放在上 述救济 用记忆格子中的缺陷的记忆格子的位址系被写入 到上述救 济资讯锁存器。24. 如申请专利范围第23项之微电 脑,其中上述余裕用的 解码器单元复包含有用以比较:由上述微电脑所供 给的位 址与存放在上述救济资讯锁存器内的位址之比较 单元。25. 如申请专利范围第16项之微电脑,其中上 述复数个记 忆格子各为具有:分别形成于半导体基板内的第1 半导体 区域及第2半导体区域;及用以覆盖位于上述第1半 导体区 域及第2半导体区域之间的至少通道形成区域之第 1绝缘膜 ;及被形成于上述第1绝缘膜上之延伸于上述第1半 导体区 域及第2半导体区域上之浮闸;及形成于上述浮闸 上的第2 绝缘膜;及形成于上述第2绝缘膜上,并且与复数条 字元 线的其中一条结合之控制闸; 上述复数个余裕用的记忆格子各为具有:分别形成 于半导 体基板内的第1半导体区域及第2半导体区域;及用 以覆盖 位于上述第1半导体区域及第2半导体区域之间的 至少通道 形成区域之第1绝缘膜:及被形成于上述第1绝缘膜 上之延 伸于上述第1半导体区域及第2半导体区域上之浮 闸;及形 成于上述浮闸上的第2绝缘膜;及形成于上述第2绝 缘膜上 ,并且与至少一条余裕用的字元线结合之控制闸。 26. 如申请专利范围第25项之微电脑,其中上述复数 个记 忆格子以及上述复数个余裕用的记忆格子之上述 各第1半 导体区域系分别与复数条的资料线中相对应的一 条资料线 结合。27. 如申请专利范围第26项之微电脑,其中上 述救济用的 记忆格子系具有:与形成于半导体基板内的上述复 数条资 料线中的一条资料线结合之第1半导体区域及第2 半导体区 域;及用以覆盖位于上述第1半导体区域及第2半导 体区域 之间的至少通道形成区域之第1绝缘膜;及被形成 于上述 第1绝缘膜上之延伸于上述第1半导体区域及第2半 导体区 域上之浮闸;及形成于上述浮闸上的第2绝缘膜;及 形成 于上述第2绝缘膜上,并且一条救济用的记忆格子 选择用 字元线结合之控制闸。28. 如申请专利范围第27项 之微电脑,其中上述第1选择 单元系包含:根据所提供的位址而所上述复数条字 元线选 择出一条字元线及从上述复数条资料线中至少选 择出一条 资料线之解码器单元;及用以选择上述至少一条余 裕用的 资料线之余裕用的解码器单元。29. 如申请专利范 围第28项之微电脑,其中上述余裕用的 解码器单元复包含有用以比较:由上述微电脑所供 给的位 址与存放在上述救济资讯锁存器内的位址之比较 单元。30. 如申请专利范围第29项之微电脑,其中上 述中央处理 装置系当上述半导体记忆装置执行完毕写入动作 或消去动 作之后,进行确认上述复数个记忆格子内的资料, 当发现 有尚未完成资料的写入或消去之缺陷记忆格子时, 就输出 救济模式讯号。31. 如申请专利范围第30项之微电 脑,其中从上述微电脑 将上述救济模式讯号供给到上述第2选择单元时, 禁止上 述第1选择单元所执行的从上述复数条字元线中选 择出一 条字元线、以及从上述复数条的资料线中至少还 择出一条 资料线的工作;而上述救济用记忆格子中系被上述 微电脑 写入来自上述中央处理装置所供给的缺陷记忆格 子的位址 。32. 如申请专利范围第31项之微电脑,其中上述微 电脑将 重设讯号供给到上述第2选择单元时,存放于上述 救济用 记忆格子内的缺陷记忆格子的位址会被写入到上 述救济资 讯锁存器。33. 如申请专利范围第32项之微电脑,其 中余裕用的选择 单元系包含用来比较:由上述微电脑所供给的位址 以及存 放在上述救济资讯锁存器内的位址之比较单元。 图示简单说明: 第1图系本发明之一实施例之具有预备资料线的快 闪记忆 体的电路图。 第2图系用以说明写入/消去控制暂存器之一例。 第3图系用以说明第2图中的快闪记忆体的救济资 讯以及使 用该救济资讯之救济步骤之一例。 第4图系位址比较电路之一例的逻辑电路图。 第5图系本发明的其他实施例之具有预备字元线的 快闪记 忆体的电路图。 第6图系用以说明第2图中的快闪记忆体的救济资 讯以及使 用该救济资讯之救济步骤之一例。 第7图系本发明的资料处理器之一种实施例之单晶 片微电 脑之方块图。 第8图系显示于安装在基板的状态下,对于快闪记 忆体进 行缺陷救济的步骤之一例的流程图。 第9图系显示用以于安装在基板的状态下,对于快 闪记忆 体进行改写之一例的系统方块图。 第10图系快闪记忆体的原理说明图。 第11图系快闪记忆体中的记忆格子阵列的原理性 的电路图 。 第12图系说明用以对于快闪记忆体的记忆格子进 行消去、 |
