| 主权项 |
1. 一种块体(或位元组)充电快闪EEPROM记忆体单元 阵列 之方法,该记忆体单元形成于基片上界定行和列, 其中基 片包括沿着至少其中一列延伸之共源极线、共基 片线,和 复数条沿着个别之行延伸之位元线,其各记忆体单 元包括 耦到接到共源极线之n@su-型源极区、控制闸极、 浮动闸 极、通道区、和耦接到各别条位元线之n@su-型汲 极区、 该方法包括块体(或位元组)充电步骤有: 施加负电压至阵列之基片; 同时施加0伏特之参考电压至欲被程式规划之阵列 中选定 之记忆体单元之汲极区;以及 同时施加相同之0伏特之参考电压至选定之记忆体 单元之 控制闸极,该等源极区允许浮动。2. 如申请专利范 围第1项之方法,其中该负电压是于-6.0 --10V之范围。3. 如申请专利范围第2项之方法,其中 该负电压是接近于 -8.5V。4. 如申请专利范围第3项之方法,其中该负电 压之施加少 于100mS。5. 如申请专利范围第1项之方法,尚包括步 骤有应用限流 装置串联于汲极区,俾便于程式规划和拭除操作期 间能箝 制电流。6. 如申请专利范围第1项之方法,尚包括 步骤有施加极性 大小相同于基片电压之程式规划抑制电压,于阵列 之非选 定之记忆单元之控制闸极,此阵列于该快闪程式规 划操作 期间不被程式规划,以确保不受干扰。7. 如申请专 利范围第6项之方法,尚包括步骤有施加负电 压至非选定记忆单元之汲极区,以确保不受干扰。 8. 如申请专利范围第7项之方法,其中该负电压是 接近于 -3V,俾以减少电场低于崩溃而因此消除任何之干扰 。9. 如申请专利范围第1项之方法,其中该源极区 允许于快 闪程式规划期间浮动。10. 一种块体(位元组)充电 和源极测拭除快闪EEPROM记忆 体单元阵列之方法,该记忆体单元形成于基片上界 定行和 列,其中基片包括沿着至少其中一列延伸之共源极 线、共 基片线,和复数条沿着个别之行延伸之位元线,其 各记忆 体单元包括耦接至共源极线之n@su-型源极区、控 制闸极 、浮动闸极、通道区、和耦接到和别条位元线之n @su-型 汲极区、该方法包括块体(或位元组)充电步骤有: 施加负电压至阵列之基片; 同时施加0伏特之参考电压至欲被程式规划之阵列 中选定 之记忆体单之汲极区; 同时施加相同之0伏特之参考电压至选定记忆体单 元之控 制闸极; 该方法尚包括施加0伏至阵列之基片之源极测拭除 步骤; 施加正电压至阵列之源极区;以及 施加第二负电压至控制闸极,于拭除期间该汲极允 许浮动 。11. 如申请专利范围第10项之方法,其中该负电压 是于-6 .0-10V之范围。12. 如申请专利范围第11项之方法,其 中该负电压是接近 于-8.5V。13. 如申请专利范围第12项之方法,其中该 负电压之施加 少于10S。14. 如申请专利范围第13项之方法,尚包 括步骤有应用限 流装置串联于汲极区,俾便于程式规划和拭除操作 期间能 箝制电流。15. 如申请专利范围第10项之方法,尚包 括步骤有施加极 性大小相同于基片电压之程式规划抑制电压,于阵 列之非 选定记忆单元之控制闸极,此阵列于该快闪程式规 划操作 期间不被程式规划,以确保不受干扰。16. 如申请 专利范围第15项之方法,尚包括步骤有施加负 电压至非选定记忆单元之汲极区,以确保不受干扰 。17. 如申请专利范围第16项之方法,其中该负电压 是接近 于-3V,俾以减少电场低于崩溃而因此消除任何之干 扰。18. 如申请专利范围第10项之方法,其中该源极 区允许于 快闪程式规划期间浮动。19. 一种块体(或位元组) 充电和快闪拭除快闪EEPROM记忆 体单元阵列之方法,该记忆体单元形成于基片上界 定行和 列,其中基片包括沿着至少其中一列延伸之共源极 线、共 基片线,和复数条沿着个别之行延伸之位元线,其 各记忆 体单元包括耦接到共源极线之n@su-型源极区、控 制闸极 、浮动闸极、通道区、和耦接到各条位元线之n@su -型汲 极品、该方法包括块体(或位元组)充电步骤有: 同时施加相同之0伏特之参考电压至选定之记忆体 单元之 控制闸极; 该方法尚包括于快闪程式规划期间施加与该基片 电压相同 大小之正电压至阵列之汲极区之快闪拭除步骤;以 及 于快闪程式规划期间施加相同于该汲极区之0伏特 电压至 阵列之控制闸极和基片,该源极于拭除期间允许浮 动。20. 如申请专利范围第19项之方法,尚包括步骤 有施加极 性大小相同于基片电压之程式规划抑制电压,于阵 列之非 选定记忆单元之控制闸极,此阵列于该快闪程式规 划操作 期间不被程式规划,以确保不受干扰。21. 一种块 体(或位元组)充电快闪EEPROM记忆体单元阵列 之方法,该记忆体单元形成于基片上界定行和列, 其中基 片包括沿着至少其中一列延伸之共源极线、共基 片线,和 复数条沿着个别之行延伸之位元线,其中各记忆体 单元包 括耦接到共源极线之n@su-型源极区、控制闸极、 浮动闸 极、通道区、和耦接到各别条位元线之n@su-型汲 极区, 该方法包括块体(或位元组)充电步骤有: 施加0伏特之参考电压至阵列之基片; 同时施加正电压至欲被程式规划之阵列中选定之 记忆体单 元之汲极区;以及同时施加相同之正电压至选定之 记忆体 单元之控制闸极,该源极允许浮动。22. 一种块体( 或位元组)充电快闪EEPROM记忆体单元阵列 之方法,该记忆体单元形成于基片上界定行和列, 其中基 片包括沿着至少其中一列延伸之共源极线、共基 片线,和 复数条沿着个别之行延伸之位元线,其中各记忆体 单元包 括耦接共源极线之n@su-型源极区、控制闸极、浮 动闸极 、通道区、和耦接到个别其一位元线之n@su-型汲 极;该 方法包括块体(或位元组)充电步骤: 施加0伏特之参考电压至阵列之基片; 同时施加正电压至欲被程式规划之阵列中选定之 记忆体单 元之源极区;以及 同时施加相同之正电压至选择之记忆体单元之控 制闸极, 该汲极允许浮动。23. 一种块体(或位元组)放电快 闪EEPROM记忆体单元阵列 之方法,该记忆体单元形成于基片上界定行和列, 其中基 片包括沿着至少其中一列延伸之共源极线、共基 片线,和 复数条沿着个别之行延伸之位元线,其中各记忆体 单元包 括耦接共源极线之n@su-型源极区、控制闸极、浮 动闸极 、通道区、和耦接到各别条位元线之n@su-型汲极, 该方 法包括块体(或位元组)放电步骤有: 施加低负电压至阵列之基片; 同时施加适中正电压至欲被拭除之阵列中选定之 记忆体单 元之汲极区;以及 同时施加0伏特之参考电压至选定之记忆体单元之 控制闸 极,该源极允许浮动。图示简单说明: 第1图显示具有浮动闸极结构,于此本发明之块体( 或位元 组)程式规划能实施之快闪EEPROM记忆体单元之横剖 面图 ; 第2图显示依于施加至基片之电压之APD相依性; 第3图显示于固定汲极至基片之电压下,依于汲极 偏压之 程式规划相依性; 第4图显示程式规划和拭除特性并于插图中显示施 加电压 ; 第5图显示测量之闸极二极体电流和负闸极电流作 为正扫 描汲极电压与基片接地之函数; 第6图显示测量之闸极二极体电流和正闸极电流作 为负扫 描基片电压与汲极接地之函数; 第7(a)图显示依照本发明之快闪程式规划和快闪拭 除之持 久特性; 第7(b)图显示依照本发明之标准源极侧拭除和快闪 程式规 划之持久特性; 第8图显示依照本发明之用来位元组程式规划之一 部份快 闪EEPROM阵列之电路简图; 第9图显示依照本发明之于快闪拭除/位元组程式 规划期 间于未选择字线快闪记忆体单元之门限电压干扰; 以及 第10图显示快闪记忆体单元于p@su-井区具有浮动闸 极结 构之横剖面图,于此结构能够实施本发明之块体( 或位元 |
