| 摘要 |
<p>Die Erfindung bezieht sich auf eine Verzögerungsschaltung mit wenigstens zwei Speicherzellen (3,4,5,6,8,9), welche je ein kapazitives Speicherelement (20,26,40,45), einen Schreibtransistor (22,28,42,47), mittels dessen eine zu verzögernde Information aus einer Schreibleitung (18) in das kapazitive Speicherelement (20,26,40,45) einschreibbar ist, und einen Lesetransistor (21,27,41,46) aufweisen, mittels dessen eine Information aus dem kapazitiven Speicherelement (20,26,40,45) auf eine Leseleitung (19) auslesbar ist, und mit einer mittels eines ersten Steuertaktes getakteten Steueranordnung, welcher eingangsseitig ein Steuersignal zugeführt wird und welche miteinander gekoppelte Steuerschaltungen (11,12,13,14,15,16) aufweist, von denen jeweils eine je einer Speicherzelle (3,4,5,6,8,9) zugeordnet ist, wobei mittels des Eingangssignals jeder Steuerschaltung (11,12,13,14,15,16) der Lesetransistor (21,27,41,46) der zugeordneten Speicherzelle (3,4,5,6,8,9) und mittels des Ausgangssignals jeder Steuerschaltung (11,12,13,14,15,16) der Schreibtransistor (22,28,42,47) der zugeordneten Speicherzelle ansteuerbar ist, wobei jede Steuerschaltung (11,12,13,14,15,16) ein erstes (43,48,24,30) und ein diesem nachgeschaltetes zweites (44,49,25,31) Steuerelement aufweist, diejenigen Steuerschaltungen (14) ein drittes, dem ersten Steuerelement (30) vorgeschaltetes Steuerelement (29) aufweisen, deren vorgeschaltete Steuerschaltung (11) örtlich entfernt angeordnet ist, daß den dritten Steuerelementen (29) eingangsseitig das Ausgangssignal des ersten Steuerelementes (24) der jeweils vorgeschalteten, räumlich entfernt angeordneten Steuerschaltung (11) zugeführt wird, und daß die ersten Steuerelemente (43,48,24,30) der Steuerschaltungen (11,12,13,14,15,16) von dem ersten Takt und die zweiten (44,49,25,31) und dritten (29) Steuerelemente der Steuerschaltungen (11,12,13,14,15,16) von einem zweiten Takt getaktet werden. <IMAGE></p> |
