| 主权项 |
1.一种改进静电防护之积体电路,该积体电路具有 100支以上的接脚,其中至少包括5支空脚 ,其中该积体电路至少具有: 一导线架,其中该导线架至少具有一晶片座及复数 支接脚,该些接脚分别包括一内接脚部份 及一外接脚部份,该些接脚中至少包括一电压源接 脚,该晶片座具有至少一导电突出杆,该 导电突出杆伸入该些接脚之该内接脚区域,并介于 该些接脚之间;以及 至少一空脚单位,其中每一该空脚单位由至少一空 脚所组成,且该积体电路之所有该空脚单 位包括总数至少5支之空脚,该空脚单位具有一第 一侧和一第二侧; 其中每一该空脚单位之该第一侧所邻接者,是该电 压源接脚及该导电突出杆中之一种,且每 一该空脚单位之该第二厕所邻接者,是该电压源接 脚及该导电突出杆中之一种。2.如申请专利范围 第1项所述之积体电路,其中该积体电路之所有空 脚单位包括总数至少10 支以上的空脚。3.如申请专利范围第1项所述之积 体电路,其中该积体电路之所有空脚单位包括总数 至少10 支以上的空脚。4.如申请专利范围第1项所述之积 体电路,其中该积体电路至少具有100支接脚,其中 至少包 括5支空脚,该积体电路之所有空脚单位之总和即 为该积体电路之所有空脚。5.如申请专利范围第1 项所述之积体电路,其中该积体电路至少具有200支 接脚,其中至少包 括10支空脚,该积体电路之所有空脚单位之总和即 为该积体电路之所有空脚。6.如申请专利范围第1 项所述之积体电路,其中该空脚单位包括由一独立 空脚所组成。7.如申请专利范围第1项所述之积体 电路,其中该空脚单位包括由复数支连续之空脚彼 此相 邻所组成。8.如申请专利范围第7项所述之积体电 路,其中该积体电路之封装系具有复数个边,组成 该 空脚单位之该些空脚配置于该些边中之一边。9. 如申请专利范围第7项所述之积体电路,其中该积 体电路之封装系具有复数个边,组成该 空脚单位之该些空脚分别配置于该些边中之相邻 二边。10.如申请专利范围第1项所述之积体电路, 其中该积体电路之封装包括树脂类之材料。11.如 申请专利范围第1项所述之积体电路,其中该积体 电路之封装包括塑胶类之封装。12.如申请专利范 围第1项所述之积体电路,其中该积体电路为一QFP 类之封装的积体电路。13.如申请专利范围第1项所 述之积体电路,其中该些电压源接脚包括VDD接脚。 14.如申请专利范围第1项所述之积体电路,其中该 些电压源接脚包括GND接脚。15.如申请专利范围第1 项所述之积体电路,其中该导电突出杆包括该导线 架之一连接杆。16.如申请专利范围第1项所述之积 体电路,其中该晶片座与一电压源滙流排电性藕接 。17.如申请专利范围第16项所述之积体电路,其中 该晶片座与该电压源滙流排电性藕接之方 式包括该晶片座直接与该积体电路之一电压源接 脚以一导线连接。18.如申请专利范围第16项所述 之积体电路,其中该晶片座与该电压源滙流排电性 藕接之力 式包括该晶片座与该积体电路之一电压源焊垫以 一导线连接。19.如申请专利范围第16项所述之积 体电路,其中该晶片座与该电压源滙流排电性藕接 之方 式包括该晶片座与该积体电路之一基底以一导电 性黏着剂连接。20.一种改进静电防护之积体电路 封装,其中该积体电路封装置少具有: 一导线架,其中该导线架至少具有一晶片座及复数 支接脚,该些接脚分别包括一内接脚部份 及一外接脚部份,该些接脚中至少包括一电压源接 脚,该晶片座具有至少一导电突出杆,该 导电突出杆伸入该些接脚之该内接脚区域,并介于 该些接脚之间;以及 至少一空脚单位,而该空脚单位由至少一空脚所组 成,且该积体电路封装之所有该空脚单位 包含总数至少5支之空脚; 该积体电路封装包括: 该空脚单位之二侧所邻接者,是该电压源接脚及该 导电突出杆中之一种,以改进对该空脚静 电放电所造成该积体电路静电伤害之防护。21.如 申请专利范围第20项所述之积体电路封装,其中该 空脚单位包括由一独立空脚所组成 。22.如申请专利范围第20项所述之积体电路封装, 其中该空脚单位包括由复数支连续之空脚 彼此相邻所组成。23.如申请专利范围第22项所述 之积体电路封装,其中该积体电路之封装系具有复 数个边, 组成该空脚单位之该些空脚配置于该些边中之一 边。24.如申请专利范围第22项所述之积体电路封 装,其中该积体电路之封装系具有复数个边, 组成该空脚单位之该些空脚分别配置于该些边中 之相邻二边。25.如申请专利范围第20项所述之积 体电路封装,其中该积体电路之封装包括树脂类之 材料 。26.如申请专利范围第20项所述之积体电路封装, 其中该积体电路之封装包括塑胶类之封装 。27.如申请专利范围第20项所述之积体电路封装, 其中该积体电路为一QFP类之封装的积体电 路。28.如申请专利范围第20项所述之积体电路封 装,其中该些电压源接脚包括VDD接脚。29.如申请专 利范围第20项所述之积体电路封装,其中该些电压 源接脚包括GND接脚。30.如申请专利范围第20项所 述之积体电路封装,其中该导电突出杆包括该导线 架之一连接 杆。31.如申请专利范围第20项所述之积体电路封 装,其中该晶片座与一电压源滙流排电性藕接 。32.如申请专利范围第31项所述之积体电路封装, 其中该晶片座与该电压源电性藕接之方式 包括该晶片座直接与该积体电路之一电压源接脚 以一导线连接。33.如申请专利范围第31项所述之 积体电路封装,其中该晶片座与该电压源滙流排电 性藕接 之方式包括该晶片座与该积体电路之一电压源焊 垫以一导线连接。34.如申请专利范围第31项所述 之积体电路封装,其中该晶片座与该电压源滙流排 电性藕接 之力式包括该晶片座与该积体电路之一基底以一 导电性黏着剂连接。35.如申请专利范围第20项所 述之积体电路封装,其中每一该空脚单位之二侧, 是下列A、B 、C三种组合之任一种: A组合:该空脚单位之二侧皆为电压源接脚; B组合:该空脚单位之二侧皆为导电突出杆; C组合:该空脚单位之一侧为电压源接脚,该空脚单 位之另一侧为导电突出杆。36.如申请专利范围第 20项所述之积体电路封装,其中该积体电路封装之 所有该空脚单位包 含总数至少10支以上的空脚。37.如申请专利范围 第20项所述之积体电路封装,其中该积体电路封装 之所有该空脚单位包 含总数至少20支以上的空脚。38.如申请专利范围 第20项所述之积体电路封装,其中该积体电路封装 置少具有100支接脚, 其中至少包括5支空脚,该积体电路封装之所有空 脚单位之总和即为该积体电路封装之所有 空脚。39.如申请专利范围第20项所述之积体电路 封装,其中该积体电路封装置少具有200支接脚, 其中至少包括10支空脚,该积体电路封装之所有空 脚单位之总和即为该积体电路封装之所有 空脚。40.如申请专利范围第20项所述之积体电路 封装,其中至少有一该空脚单位与该导电突出杆 邻接。图示简单说明: 第一图所绘示为习知一种积体电路之接脚与焊垫 间的藕接关系示意图。 第二图a及第二图b所绘示为习知一种接脚排列方 式图。 第三图所绘示的是一种积体电路QFP塑胶封装之导 线架图。 第四图a至第四图c所绘示为晶片座与电源接脚藕 接之方式。 第五图所绘示为依照本发明之一较佳实施例积体 电路接脚排列方式中空脚单位之定义图 。 第六图所绘示的是依照本发明之第一较佳实施例 的空脚配置图。 第七图所绘示为依照本发明之第二较佳实施例的 空脚配置图。 |
