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发明名称
FAULT SIMULATION METHOD FOR LOGIC CIRCUIT
摘要
申请公布号
JPH08194739(A)
申请公布日期
1996.07.30
申请号
JP19950236561
申请日期
1995.09.14
申请人
NEC CORP
发明人
TAKASAKI SHIGERU
分类号
G01R31/28;G06F17/50;H03K19/00;(IPC1-7):G06F17/50
主分类号
G01R31/28
代理机构
代理人
主权项
地址
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