| 主权项 |
1.一种含有一资料结构的非依电性记忆体,其中该非依电性记忆体是与一非依电性记忆体系统有关,该非依电性记忆体系统包括数个非依电性记忆体区块,该资料结构包含:一第一指示器,该第一指示器系排置为可提供一指示该等数个非依电性记忆体区块之一第一区块已被抹除之次数之指示;一标头,该标头系排置为可含有与该等数个非依电性记忆体区块有关之资讯。2.如申请专利范围第1项所述之非依电性记忆体,其更包括:一第二指示器,该第二指示器系排置为可提供一指示该等数个非依电性记忆体区块之一第二区块已被抹除之次数之指示。3.如申请专利范围第1项所述之非依电性记忆体,其更包括:一第二指示器,该第二指示器系排置为可提供一指示该等数个非依电性记忆体区块之一第二区块系一无法使用区块之指示。4.如申请专利范围第3项所述之非依电性记忆体,其中,该第二指示器系排置为可指示该第二区块具有一工厂缺陷。5.如申请专利范围第3项所述之非依电性记忆体,其中,该第二指示器系排置为可指示该第二区块具有一生长缺陷。6.如申请专利范围第1项所述之非依电性记忆体,其中,该标头包括一平均抹除次数,该平均抹除次数系排置为可指示该等数个非依电性记忆体区块之每一区块已被抹除之一平均抹除次数。7.如申请专利范围第1项所述之非依电性记忆体,其中,该标头包括一平均抹除次数,该平均抹除次数系排置为可指示该等数个非依电性记忆体区块之每一无法使用区块已被抹除之一平均抹除次数。8.如申请专利范围第1项所述之非依电性记忆体,其中,该非依电性记忆体系为一NAND快闪记忆体。9.一种含有一抹除次数区块之非依电性记忆体,该非依电性记忆体与一非依电性记忆体系统有关,该非依电性记忆体系统包括非依电性记忆体之数个实体区块,其中,该等数个实体区块之每一实体区块具有一排置为可识别该实体区块已被抹除之次数的相关识别器,该抹除次数区块包含:一第一页,该第一页系排置为可包括供该等数个实体区块之一第一实体区块用之一第一识别器,该第一识别器系排置为可识别该第一实体区块已被抹除之次数;以及一第二页,该第二页系排置为可包括一次数,该次数系排置为可指示该等数个实体区块已被抹除之平均次数。10.如申请专利范围第9项所述之非依电性记忆体,其中,该第一页系更排置为可包括一供该等数个非依电性记忆体区块之一第二实体区块用之第二识别器,该第二识别器系排置为可识别该第二实体区块已被抹除之次数。11.如申请专利范围第9项所述之非依电性记忆体,其中,该第一页系实质地划分为数个位元组群组,其中,该等数个位元组群组之一第一位元组群组系排置为可包括该第一识别器,该第一位元组群组系与该第一实体区块有关。12.如申请专利范围第11项所述之非依电性记忆体,其中,该等数个位元组群组之每一群组包括约1位元组至4位元组。13.如申请专利范围第11项所述之非依电性记忆体,其中,该等数个位元组群组之一第二位元组群组系排置为可包括一供该等数个实体区块之一第二实体区块用之第二识别器,该第二识别器系排置为可识别该第二实体区块已被抹除之次数。14.如申请专利范围第11项所述之非依电性记忆体,其中,该等数个位元组群组之一第二位元组群组系排置为可包括一指示器,该指示器系排置为可指示该等数个实体区块之一第二实体区块系有缺陷的。15.如申请专利范围第9项所述之非依电性记忆体,其更包括:一第三页,该第三页系排置为可包括一供该等数个实体区块之一第二实体区块用之第二识别器,该第二识别器系排置为可识别该第二实体区块已被抹除之次数。16.如申请专利范围第9项所述之非依电性记忆体,其中,该第二页系为一标头,该标头系更排置为可包括一排置为可识别该抹除次数区块之记号。17.如申请专利范围第9项所述之非依电性记忆体,其中,该非依电性记忆体系为一NAND快闪记忆体。18.一种非依电性记忆体系统,其包含:一非依电性记忆体,该非依电性记忆体包括数个非依电性记忆体区块;一系统记忆体;以及用以指示该系统记忆体之包括于该等数个非依电性记忆体区块之每一可用区块已被抹除之次数的装置。19.如申请专利范围第18项所述之非依电性记忆体系统,其更包括:用以指示该系统记忆体之包括于该等数个非依电性记忆体区块之每一区块已被抹除之平均次数的装置。20.如申请专利范围第19项所述之非依电性记忆体系统,其中,用以指示该系统记忆体之包括于该等数个非依电性记忆体区块之每一可用区块已被抹除之次数的该等装置包括用以指示该系统记忆体之一资料结构的包括于该等数个非依电性记忆体区块之每一可用区块已被抹除之次数的装置,且用以指示该系统记忆体之包括于该等数个非依电性记忆体区块之每一区块已被抹除之平均次数的该等装置包括用以指示该资料结构的包括于该等数个非依电性记忆体区块之每一区块已被抹除之平均次数的装置。21.如申请专利范围第20项所述之非依电性记忆体系统,其中,该资料结构系为一抹除次数区块。22.如申请专利范围第21项所述之非依电性记忆体系统,其更包括:用以指示该系统记忆体之包括于该等数个非依电性记忆体区块之一第一区块系于何时无法使用之装置。23.如申请专利范围第22项所述之非依电性记忆体系统,其中,用以指示该非依电性记忆体之包括于该等数个非依电性记忆体区块之该第一区块系于何时无法使用之该等装置包括用以指示该非依电性记忆体之该第一区块系于何时包括一工厂缺陷之装置及用以指示该系统记忆体之该第一区块系于何时包括一生长缺陷之装置。24.如申请专利范围第18项所述之非依电性记忆体系统,其中,该非依电性记忆体系为一NAND快闪记忆体。25.一种含有一资料结构的非依电性记忆体,该资料结构系排置于一实体区块中,该非依电性记忆体与一非依电性记忆体系统有关,该非依电性记忆体系统包括数个非依电性记忆体区块之非依电性记忆体,该资料结构包含:数个第一指示器,该等数个第一指示器系排置为可提供包括于该等数个非依电性记忆体区块之区块已被抹除之次数的指示;以及数页,该等数页系实质地划分为位元组群组,该等位元组群组系排置为含有该等数个第一指示器,其中,该等数页之一第一页包括一排置为含有与该等数个非依电性记忆体区块的一第一区块有关之该等数个第一指示器之一第指示器的第一位元组群组。26.如申请专利范围第25项所述之非依电性记忆体,其更包括:数个第二指示器,该等数个第二指示器系排置为可指示包括于该等数个非依电性记忆体区块之区块系于何时实质地无法使用。27.如申请专利范围第26项所述之非依电性记忆体,其中,该等位元组群组系更排置为可含有该等数个第二指示器。28.如申请专利范围第26项所述之非依电性记忆体,其中,该等数个第二指示器包括一排置为可识别该等数个非依电性记忆体区块之一第二区块系于何时具有一制造缺陷之第二识别器,及一排置为可识别该第二区块系于何时具有一生长缺陷之第三指示器。29.如申请专利范围第26项所述之非依电性记忆体,其中,该非依电性记忆体系为一NAND快闪记忆体。图式简单说明:第1a图系根据本发明之一实施例之包括非依电性记忆体装置的一般主机系统之图式表示。第1b图系根据本发明之一实施例之诸如第1a图的记忆体装置120之记忆体装置之图式表示。第1c图系包括置入式非依电性记忆体之主机系统之图式表示。第2图系根据本发明之一实施例之快闪记忆体的部份之图式表示。第3图系根据本发明之一实施例之说明与处理和快闪记忆体系统有关之初始化要求有关之步骤的处理流程图。第4图系根据本发明之一实施例之说明与处理静态区块之方法有关的步骤之处理流程图。第5a图系根据本发明之一实施例之系统记忆体的图式方块图表示。第5b图系根据本发明之一实施例之正常区块、最不常抹除区块、及最常抹除区块之图式表示。第6图系根据本发明之一实施例之用以于整体记忆体系统实施区块调换/更新以容许区块之磨损更为平均的方法的图式表示。第7图系根据本发明之一实施例之系统架构之图式方块图表示。第8a图系根据本发明之一实施例之抹除次数区块之图式表示。第8b图系根据本发明之一实施例之诸如第8a图之抹除次数区块800之页810a的抹除次数区块之一页的图式表示,该页系实质地划分为位置。第8c图系系根据本发明之一实施例之诸如第8a图之抹除次数区块800之页810a的抹除次数区块之一页的图式表示,该页系实质地划分为位元组。第8d图系根据本发明之一实施例之诸如第8a图之抹除次数区块800之页810a的抹除次数区块之一页的图式表示,其含有抹除次数及指示特定区块系无法使用之入口。第9图系根据本发明之一实施例之诸如第8a图的抹除次数区块800之标头820的抹除次数区块之标头的图式表示。第10图系说明根据本发明之一实施例之当非依电性记忆体系统之非依电性记忆体系第一次格式化时,与初始化抹除次数区块之方法有关之步骤的处理流程图。第11图系说明根据本发明之一实施例之与响应于初始化要求、更新抹除次数区块之方法有关的步骤的处理流程图。第12图系说明根据本发明之一实施例之获得供备用区块用之抹除次数的方法有关的步骤的处理流程图。 |
