| 主权项 |
1. 一种同步DRAM,其中至少部分即将持续执行之信号处理系分成多数步骤,该多数步骤与外部施加之一外部时钟同步式同时执行,包含:多数组管线(11,12,…)同时执行该等多数步骤;多数组闸极(21-A,21-B,21-M,22-A,22-B,22-N…),每一闸极均介于该等多数组管线(11,12,…)之每对管线之间并控制相连管线间之信号之通行;以及闸极控制电路(31,32,…)而每一电路产生一来自该外部时钟之控制信号并施加该控制信号至闸极以便以如此之方式控制闸极使得闸极在一来自前级之管线之输出确定之前立即进入一移转状态或在来自前级之管线之输出移转至次级之管线之后立即进入一非移转状态。2. 如申请专利范围第1项之同步DRAM,其中每一闸极包括一移转闸极(213)而该控制信号即施加至该移转闸极处。3. 如申请专利范围第2项之同步DRAM,其中每一闸极包括一正反器(214,215)俾闩锁及保持一已通过该移转闩极(213)之信号。4. 如申请专利范围第1项之同步DRAM,其中每一闸极控制电路包括一第一延迟电路(311)俾延迟该外部时钟达一第一既定时间,一第二延迟电路(312)俾延迟该第一延迟电路(311)之输出达一第二既定时间,以及一反及闸俾计算该第一延迟电路与该第二延迟电路之输出之反及(NAND)结果。图示简单说明:第1图显示一SDRAM用之习知管线结构;第2图显示一习知SDRAM闸极之电路实例;第3图显示习知SDRAM中所实施之管线式作业;第4图显示本发明之基本构造;第5图显示本发明之基本作业;第6图显示本发明之一实施例之SDRAM之整体组态;第7图显示实施例中之管线结构;以及 |
