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게이티드 레터럴 사이리스터 기반 메모리 디바이스(GLTRAM)를 제조하는 방법이 제공된다. 반도체층(406) 내부에 제1 전도성 타입(first conductivity type)의 제1, 제2, 제3 및 제4 웰 영역들(well regions)(463, 471, 486, 493)을 포함하는 반도체층(406)이 제공된다. 제1 게이트 구조(465/408)는 상기 제1 웰 영역(463) 위에 놓이고, 제2 게이트 구조(475/408)는 상기 제2 웰 영역(471) 위에 놓이고, 제3 게이트 구조(485/408)는 상기 제3 웰 영역(486) 위에 놓이며 상기 제2 게이트 구조(475/408)와 일체형(integral)이고, 제4 게이트 구조(495/408)는 상기 제4 웰 영역(493) 위에 놓인다. 측벽 스페이서들(467)이 상기 제1 게이트 구조(465/408)의 제1 측벽(414) 및 상기 제2 내지 제4 게이트 구조들(475/408, 485/408, 495/408)의 측벽들(412, 413, 416, 417, 418, 419)에 인접하게 형성된다. 또한, 절연 스페이서 블록(469)이 상기 제1 웰 영역(463)의 일부(468)와 상기 제1 게이트 구조(465/408)의 일부 위에 형성된다. 상기 절연 스페이서 블록(469)은 상기 제1 게이트 구조(465/408)의 제2 측벽(415)에 인접한다. 제1 소스 영역(472)이 상기 제1 게이트 구조(465/408)에 인접하여 형성되고, 공통 드레인/캐소드 영역(474/464)이 상기 제1 및 제2 게이트 구조들(465/408, 475/408) 사이에 형성되고, 제2 소스 영역(482)이 상기 제3 게이트 구조(485/408)에 인접하여 형성되고, 공통 드레인/소스 영역(484/492)이 상기 제3 및 제4 게이트 구조들(485/408, 495/408) 사이에 형성되며, 그리고 드레인 영역(494)이 상기 제4 게이트 구조(495/408)에 인접하여 형성된다. 상기 제1 게이트 구조(465/408)에 인접한 절연 스페이서 블록(467) 아래에 상기 제1 웰 영역(463) 내부로 신장되는 제1 베이스 영역(468)이 형성되고, 상기 제1 웰 영역(463) 내에, 상기 제1 베이스 영역(468)에 인접한 상기 제1 웰 영역(463) 내부로 신장되는 애노드 영역(466)이 형성된다. |
