| 主权项 |
1. 一积体电路记忆体包括:用于储存资料之记忆体单元;用以输出储存于此记忆体单元中资料之输出通信构件;及一输出信号电路用以显示有效资料已由此输出通信构件产生。2. 如申请专利范围第1项所述之积体电路记忆体,其中此输出信号电路包括:一输出信号连接端,及一触发电路连接至此输出信号连接端,用以产生一输出资料选通信号。3. 如申请专利范围第2项所述之积体电路记忆体,其中资料选通信号为一低电位脉波致动。4. 如申请专利范围第2项所述之积体电路记忆体,其中资料选通信号为一高电位脉波致动。5. 如申请专利范围第2项所述之积体电路记忆体,其中当有效资料被由此输出通信构件产生时,资料选通信号转态。6. 如申请专利范围第2项所述之积体电路记忆体,其中此触发电路包括:用以选择性推动此输出资料选通信号为高电位之提升电路;用以选择性推动此输出资料选通信号为低电位之下拉电路;及一连接至此提升电路或下拉电路之致能电路用以依外部信号驱动此提升电路或下拉电路。7. 如申请专利范围第2项所述之积体电路记忆体,其中此触发电路包括:用以选择性推动此输出资料选通信号为高电位之提升电路;用以选择性推动此输出资料选通信号为低电位之下拉电路;及一致能电路用以依外部信号驱动此提升电路或下拉电路。8. 如申请专利范围第2项所述之积体电路记忆体,其中此触发电路包括:用以选择性推动此输出资料选通信号为高电位之提升电路;一连接至此提升电路之致能电路用以依外部信号驱动此提升电路。9. 如申请专利范围第2项所述之积体电路记忆体,其中此触发电路包括:用以选择性推动此输出资料选通信号为低电位之下拉电路;及一连接至此下拉电路之致能电路用以依外部信号驱动此下拉电路。10. 一积体记忆体电路包括:用以储存资料之随机可定址记忆体单元;多条资料输出线;一缓冲器电路用以连接此储存于可随机定址记忆体单元之资料至多条资料输出线,以对一外部资料要求信号反应;及一触发电路,其产生一表示连接至此多条输出资料线之资料为有效之信号。11. 如申请专利范围第10项所述之积体电路记忆体,其中此信号为一脉波。12. 如申请专利范围第10项所述之积体电路记忆体,其中当连接至此多条输出资料线之资料为有效时此信号转态。13. 如申请专利范围第10项所述之积体电路记忆体,其中此触发电路包括:用以选择性推动此输出资料选通信号为高电位之提升电路;用以选择性推动此输出资料选通信号为低电位之下拉电路;及一连接至此提升电路或下拉电路之致能电路用以依外部信号驱动此提升电路或下拉电路。14. 如申请专利范围第10项所述之积体电路记忆体,其中此触发电路包括:用以选择性推动此输出资料选通信号为高电位之提升电路;一连接至此提升电路之致能电路用以依外部信号驱动此提升电路。15. 如申请专利范围第10项所述之积体电路记忆体,其中此触发电路包括:用以选择性推动此输出资料选通信号为低电位之下拉电路;及一连接至此下拉电路之致能电路用以依外部信号驱动此下拉电路。16. 如申请专利范围第10项所述之积体电路记忆体,其中此触发电路包括:用以选择性推动此输出资料选通信号为高电位之提升电路;用以选择性推动此输出资料选通信号为低电位之下拉电路;及一连接至此提升电路或下拉电路之致能电路用以依多条资料输出线其中一条驱动此提升电路或下拉电路。17. 如申请专利范围第10项所述之积体电路记忆体,其中此积体电路记忆体为一动态随机存取记忆体(DRAM)。18. 如申请专利范围第10项所述之积体电路记忆体,其中此积体电路记忆体为一静态随机存取记忆体(SRAM)。19. 如申请专利范围第10项所述之积体电路记忆体,其中此积体电路记忆体为一同步动态随机存取记忆体(SDRAM)。20. 如申请专利范围第10项所述之积体电路记忆体,其中此积体电路记忆体为一同步静态随机存取记忆体(SSRAM)。21. 如申请专利范围第10项所述之积体电路记忆体,其中此积体电路记忆体为一RAM,其操作为一脉冲延伸资料输出(BEDO)记忆体。22. 如申请专利范围第10项所述之积体电路记忆体,其中此积体电路记忆体为一RAM,其操作为一时脉脉冲延伸资料输出(BEDO)记忆体。23. 读取一记忆体电路之一种方法,此方法包括如下步骤:接收要求由此记忆体电路输出资料一外部信号;连接储存于此记忆体电路中之资料至此输出信号线;及产生一输出资料选通信号,以确认何时连接至此输出通信线之资料为有效的。24. 如申请专利范围第23项之此方法亦包括下列步骤:以一微处理器接收此输出资料选通信号;及闩锁接至此输出通信线之有效资料。图示简单说明:图式1为本发明所用记忆体电路之方块图;图式2为页模式读取操作之时序图;图式3为一脉冲延伸资料输出(EDO)读取/写入操作之时序图,其具有一低电位致动输出资料选通;图式4为一脉冲延伸资料输出(EDO)读取/写入操作之时序图,其具有一高电位致动输出资料选通;图式5为一脉冲延伸资料输出(EDO)读取/写入操作之时序图,其具有一延伸低电位致动输出资料选通;图式6为一脉冲延伸资料输出(EDO)读取/写入操作之时序图,其其具有一输出资料选通于每一新资料改变时转态;图式7为一时脉脉冲延伸资料输出(EDO)读取/写入操作之时序图,其具有一低电位致动输出资料选通;图式8为一时脉脉冲延伸资料输出(EDO)读取/写入操作之时序图,其具有一高电位致动输出资料选通;图式9为一时脉脉冲延伸资料输出(EDO)读取/写入操作之时序图,其具有一延伸低电位致动输出资料选通;图式10为一时脉脉冲延伸资料输出(EDO)读取/写入操作之时序图,其具有一输出资料选通于每一新资料改变时转态;图式11为一触发电路之概图用以产生图式3之输出资料选通;图式12为一触发电路之概图用以产生图式4之输出资料选通;图式13为一触发电路之概图用以产生图式6之输出资料选通;图式14为一触发电路之概图用以产生图式4之输出资料选通;图式15为一触发电路之概图用以产生一输出资料选通信号,其使用一开源极电晶体;图式16为一触发电路之概图用以产生一输出资料选通信号,其使用一开汲极电晶体;图式17为一触发电路之概图用以产生图式7之输出资料选通;图式18为一触发电路之概图用以产生图式10之输出资料选 |
