自动对准静电感应电晶体之制法

摘要

一种制造自动准静电感应电晶体之方法。该方法包含制造一具有一有效面积之Ｎ矽在Ｎ－矽上底质。在该有效面积周围形成有一护圈。形成一包含源极与栅极区域之Ｎ多晶矽层。有一氧化物层形成于该Ｎ多晶矽层上。一第二多昌矽层形成于该氧化物层上。一第二氧化物层形成于该第二多晶矽层上，然后藉一自动对准光罩将后者掩敝。用该自动对准光罩在该底质上蚀刻出多数槽沟并在各槽沟之底部形成多数栅极。沈积一第一金属（栅极金属）层以造成与该等栅极接触。沈积一抗蚀剂层并予整平，且将该第一金属层超量蚀刻至低于该槽沟顶表面下方。将氮化电浆沈积并予整平，并将一多晶矽光罩沈积于整平之氮化电浆层面上。将该多晶矽光罩蚀刻以暴露该区域上所置放之栅极金属。沈积一第二金属层以造成与该源极及栅极等区域接触。形成一消极（钝化）层，并形成多数将第一及第二金属层连接之互连衬垫。本方法采用一单一最小几何形状槽沟式光罩。该电晶体之各项关键特色系由该槽沟式光罩以及各相关处理参数予以定义。由于本发明所获至之自动对准，故每单位面积之通路数较高，至产生较高之跨导。此外，本发明消除一些寄生电容，而产生更快之操作速率。可变之侧壁槽沟氧化物厚度允许依据所选定之厚度制作具有较高或较低崩溃电压之静电感应电晶体，且允许有更多级之Ｐ栅极接面。

主权项

1. 一种制作自动对准静电感应电晶体之方法,所述方法包含下列各步骤:制作一N矽在N@su-矽上底质;形成一有效面积于该底质上;形成一护圈环围该有效面积;于该底质上形成一包含该电晶体之源极及栅极区域之N@su+多晶矽层;形成一N@su+层邻近该底质;形成一氧化物层于该N@su+多晶矽层顶部;形成一第二多晶矽层于该氧化物层上;形成一第二氧化物层于该第二多晶矽层顶部;形成一自动对准光罩于该第二氧化物层之顶部;使用该自动对准光罩将多数槽沟蚀入该底质内;形成多数栅极区域于该等槽沟之底部;沉积一第一金属层于该电晶体之顶部以造成与该等栅极区域接触;沉积一抗蚀剂层于该电晶体之表面上并予整平;将该第一金属层超量蚀刻至一在该槽沟顶表面下之预定深度;移除该抗蚀剂层;沉积一氮化电浆层于该电晶体之表面上并予整平;形成一多晶矽光罩于整平之氮化电浆层面上;蚀刻该电晶体之顶表面以暴露该电晶体各场区域面上所置放之该第一金属层;沉积一第二金属层于该电晶体顶部以造成与该等源极及栅极区域接触;沉积一消极层于该电晶体顶部;以及形成多数连接第一及第二金属层之互连衬垫。2.如申请专利范围第1项之方法,其中该蚀刻槽沟之步骤包含将该等槽沟异向蚀刻入该底质之步骤以产生该等槽沟之较垂直壁。3. 如申请专利范围第1项之方法,其中该形成一N@su+层邻近该底质之步骤包含下步各步骤:沉积一氮化矽层于该N@su+多晶矽层上;以及将多数N@su+掺杂剂离子扩散过该N@su+多晶矽层并进入该底质。4. 如申请专利范围第1项之方法,其中该形成多数栅极区域于该等槽沟底部之步骤包含下列各步骤:在该等槽沟中生长栅极氧化物;形成一P@su+级层邻近该等槽沟之底部;以及沉积各P@su+掺杂剂离子并植入该P级层内以形成该等栅极区域。5. 如申请专利范围第4项之方法,其中该沉积P@su+掺杂剂离子之步骤包含下列各步骤:将多数P@su+掺杂剂离子植入该P级层内;以及将该经内植之P级层退火。6. 如申请专利范围第1项之方法,其中该蚀刻槽沟之步骤包含提供可变侧壁槽沟氧化物厚度以依据该厚度提供较高或较低之崩溃电压,且其中一沿该等侧壁之较厚热氧化物层容许有一更多级之P@su+栅极接面。7. 如申请专利范围第1项之方法,其中该超量蚀刻第一金属层之步骤包含以100-300之百分率予超量蚀刻该第一金属层。图示简单说明:图式1显示一依据本发明所制造静电感应电晶体之暴露顶视图式;图式2-11显示本发明一处理方法中之各相关步骤以及所产生之自动对准静电感应电晶体之剖面;而