| 主权项 |
1. 一种用以在一具有数个叠置积体电路晶片之三 维电子 模组中,控制两个积体电路晶片间之距离之方法, 包括有 以下之步骤: 决定该两个积体电路晶片中第一个积体电路晶片 之第一厚 度;及 在该两积体电路晶片之第一个上形成一沈积层,该 层具有 依该第一厚度及所需厚度而决定之厚度,以使该积 体电路 晶片叠置在该三维电子模组内时,由该沈积层来决 定两个 积体电路晶片间之距离。2. 根据申请专利范围第1 项之方法,进一步包括以下步骤 : 在该沈积层蚀刻一图案,该图案具有一预定深度之 凹部区 域;及 在该二个积体电路晶片之第二个内蚀刻另一互补 图案,使 两个积体电路晶片叠置在三维电子模组内时,该图 案及互 补图案能使两个积体电路晶片作横向互锁对齐。3 . 根据申请专利范围第2项之方法,进一步包括以下 步骤 : 在该两个积体电路晶片中之第一个边缘上,设置一 导电垫 体;及 在该二个积体电路晶片之第二个一侧缘之相对应 位置处, 设置相对应之导电垫体,以使该导电垫体及相对应 之导电 垫体能横向校准,且在该垫体之间之距离,能在该 两个积 体电路晶片叠置在一个三维电子模组内时,予以控 制。4. 根据申请专利范围第1项之方法,进一步包 括以下步骤 : 在该两个积体电路晶片中之第一个积体电路晶片 边缘上, 设置一导电垫体; 在第二个积体电路晶片之一边缘之相对应位置处, 设置相 对应之导电垫体,以使该导电垫体及相对应之导电 垫体能 横向校准,且在该垫体之间之距离,能在该两个积 体电路 晶片叠置在一个三维电子模组内时,予以控制。5. 一种用以在一个具有数个叠置积体电路晶片之三 维电 子模组中将两个相邻之积体电路晶片校准之方法, 该方法 包括有以下之步骤: 决定两个积体电路晶片中第一个积体电路晶片之 第一厚度 ; 在该第一个积体电路晶片之表面上,沈积一沈积层 ; 蚀刻一图案于该沈积层内,该图案系至少具有一凸 部,其 高度系由该第一厚度所决定;及 在该第二个积体电路晶片内蚀刻另一互补图案,该 互补图 案具有一相对应于该凸部之凹部,使两个积体电路 晶片叠 在三维电子模组内时,该图案及互补图案能相邻且 互锁, 使该两个积体电路晶片之间之距离可藉由该凸部 之高度予 以控制,且藉此使该两个积体电路结构可藉由该图 案与该 互补图案之互相结合而作横方校准。6. 根据申请 专利范围第5项之方法,进一步包括以下步骤 : 在该两个积体电路晶片中之第一个积体电路晶片 边缘上, 设置一导电垫体; 在第二个积体电路晶片之一边缘之相对应位置处, 设置相 对应之导电垫体,以使该导电垫体及相对应之导电 垫体能 横化校准,且在该垫体之间之距离,能在该两个积 体电路 晶片叠置在一个三维电子模组内时,予以控制。7. 一种电子模组,包括有: 两个积体电路晶片,该两积体电路晶片之每一个均 具有不 同之厚度及顶面及底面,该两个积体电路晶片系叠 置在该 电子模组中;及 第一厚度控制层,位在第一及第二积体电路晶片之 间,使 两个积体电路晶片之间之距离可藉由该厚度控制 层而予以 控制。8. 根据申请专利范围第7项之电子模组,进 一步包括: 第三积体电路晶片,其具有顶面及底面,以使三个 积体电 路晶片叠置在该电子模组内;及 第二厚度控制层,位在第二积体电路晶片及第三积 体电路 晶片之间,以使该电子模组中,三个积体电路晶片 中之任 两个之顶面间之距离实质地数倍于两个相邻积体 电路晶片 之顶面之间之距离。9. 根据申请专利范围第8项之 电子模组,进一步包括: 在该三个积体电路晶片中之两个积体电路晶片所 曝露出之 侧缘上,设置一导电垫体; 一电线网路,连接于所选定之垫体,以在该两个积 体电路 晶片之间或在电子模组与至少一个外部装置之间, 作信号 之传送。10. 根据申请专利范围第7项之电子模组, 其中: 第一厚度控制层具有一蚀刻在其上之图案,该图案 包括有 一凸部;及 该两个积体电路晶片中之第二个具有一蚀刻在其 上之互补 图案,该互补图案包括有一凹部,形成在相对应于 该凸部 之位置,该凹部与该凸部互锁,以使第一及第二积 体电路 晶片可控制地设置在该电子模组内。11. 根据申请 专利范围第10项之电子模组,进一步包括: 一设在该第一及第二积体电路晶片之间之第三层, 且其中 该互补图案被蚀刻在该第三层中。12. 一种电子模 组,包括有: 数个叠置之积体电路晶片; 用来控制数个叠置积体电路晶片中各个晶片间距 离之装置 ;及 用来控制数个叠置积体电路晶片中各个晶片间横 向校准之 装置。13. 根据申请专利范围第12项之电子模组,其 中该控制距 离之装置,乃包括有一设置在数个叠置积体电路晶 片中两 个晶片之间之层,该层之厚度是由数个叠置积体电 路晶片 中一个晶片厚度所决定。14. 根据申请专利范围第 12项之电子模组,其中该横向校 准装置,乃包括有一设置在数个叠置积体电路晶片 中相邻 晶片之间的互补图案。15. 根据申请专利范围第12 项之电子模组,进一步包括: 数个导电垫体,位在该数个叠置积体电路晶片中所 选定晶 片所曝露出之边缘处;及 一电线网路,连接于所选定之垫体。16. 一种用以 将形成在一积体电路晶片之第一表面上之图 案校准于形成在该积体电路晶片上之第二表面之 互补图案 之方法,该第一表面下方具有装置,该方法包括有 以下之 步骤: 依据校准于装置之第一光罩,将该图案蚀刻入第一 表面内 ,该图案相较于该第一表面,具有一不同高度之区 域;以 穿透之电磁能量照射该第一表面; 藉由侦测由第二表面所发散出之穿透电磁能量,而 将相邻 于第二表面之第二光罩对准于该图案;及 依据对准于装置之第二光罩,将一互补图案蚀刻入 第二表 面内,该互补图案相较于该第二表面,具有一不同 高度之 区域。17. 根据申请专利范围第16项之方法,进一步 包括: 对数个积体电路晶片重覆所有之步骤,以在叠置该 数个积 体电路晶片时,可使相邻积体电路晶片之图案及互 补图案 互锁。18. 根据申请专利范围第17项之方法,进一步 包括: 在数个积体电路晶片中,在所选定晶片之相对应边 缘上设 置导电垫体,以使得在叠置该数个积体电路晶片时 ,该导 电垫体会被排整在一由该相对应边缘所形成之模 组表面上 。19. 根据申请专利范围第18项之方法,进一步包括 : 在该模组表面形成电线网路,该电线网路系接触于 所选定 之导电垫体。20. 根据申请专利范围第16项之方法, 进一步包括以下步 骤: 对数个积体电路晶片重覆所有之步骤;及 将该数个积体电路晶片予以叠置,以使相邻积体电 路晶片 之图案及互补图案互锁。21. 根据申请专利范围第 20项之方法,进一步包括: 在数个积体电路晶片中,在所选定晶片之相对应边 缘上设 置导电垫体, 以使得在叠置该数个积体电路晶片时,该导电垫体 会被排 整在一由该相对应边缘所形成之模组表面上。22. 根据申请专利范围第21项之方法,进一步包括: 在该模组表面形成电线网路,该电线网路系接触于 所选定 之导电垫体。23. 根据申请专利范围第16项之方法, 其中该图案系蚀刻 入设置在第一表面之第一层内。24. 根据申请专利 范围第23项之方法,其中该第一层包括 有一厚度控制层。25. 根据申请专利范围第16项之 方法,其中该互补图案系 蚀刻入设置在第二表面之第二层内。26. 根据申请 专利范围第25项之方法,其中该第二层包括 有一厚度控制层。27. 一种用以在三维电子模组内 控制地叠置积体电路晶片 之方法,该方法包括有以下步骤: 在第一个所选定之相邻积体电路晶片之间,设置互 补互锁 图案,该互补互锁图案系横向校准于该所选定之第 一个相 邻积体电路晶片;及 在第二个所选定之积体电路晶片之间至少设置一 个厚度控 制层,以控制第二个选定积体电路晶片之距离。28. 根据申请专利范围第27项之方法,进一步包括有: 在所选定之第三个积体电路晶片上之曝露边缘上, 设置导 电垫体;及 在选定之导电垫体上,设置一个电线网路。图示简 单说明: 图1系显示由叠置积体电路晶片所形成之三维电子 模组之 实施例,在其表面上乃设置有一滙流排及I/O网路; 图2系显示滙流排及I/O网路连接至每一个叠置积体 电路晶 片侧缘处之垫体之实施例图; 图3显示一个积体电路晶片之叠层结构,其中之垫 体系适 当地予以校准,且其系采用顶面对底面之设置结构 ; 图4系显示一个积体电路晶片之叠层结构,其中之 垫体系 适当地予以校准,且其采用了可变安装之技术; 图5系显示采用本发明原理之水平校准技术之示意 图; 图6系显示磨平晶圆以得到所需厚度之示意图; 图7系显示采用本发明之原理,将一厚度控制层沈 积在底 层晶圆之示意图; 图8a-8d系显示采用本发明原理,在叠置两个积体电 路晶 片时,两个不同蚀刻深度之效应示意图; 图9显示采用本发明之原理,三个积体电路晶片中 之每一 个晶片皆具有厚度控制层及作为水平校准之互补 图案之示 意图; 图10a-10b显示采用本发明之原理,将互补图案对齐 于数 |
