| 主权项 |
2. 如申请专利范围第1项所述之该非均匀临界电压之记忆单元结构,尚包括:一编码罩幕,选择自覆盖该第一通道区、覆盖该第二通道区、同时覆盖该等第一和第二通道区及不覆盖该等第一和第二通道区中一者的方式,设置于该非均匀临界电压之记忆单元结构上方;以及施以离子布植程序。3. 如申请专利范围第2项所述之该非均匀临界电压之记忆单元结构,其中,该基底与该布植离子系同属P型。4. 如申请专利范围第2项所述之该非均匀临界电压之记忆单元结构,其中,该基底与该布植离子系同属N型。5. 如申请专利范围第2项所述之该非均匀临界电压之记忆单元结构,其中,该基底系为P型,该布植离子系为N型。6. 如申请专利范围第2项所述之该非均匀临界电压之记忆单元结构,其中,该基底系为N型,该布植离子系为P型。7. 如申请专利范围第1项所述之该非均匀临界电压之记忆单元结构,其中,该闸极叠层由下而上包括:一闸极介电层和一闸极电极。8. 一种非均匀临界电压之记忆单元结构,包括:一半导体基底,具有绝缘结构于其上并于该等绝缘结构间定义出主动区;一闸极叠层,设置于该主动区范围内之该基底上;通道区,设置于该闸极叠层下方之该基底内,沿轴径方向区分为临界电压互异之一第一通道区、一第二通道区……及至最末通道区;以及源/汲极区,分设于该主动区内,该通道区沿轴径方方向两端之该基底内。9. 如申请专利范围第8项所述之该非均匀临界电压之记忆单元结构,尚包括:一编码罩幕,系选择自该等第一、第二……最末通道区覆盖与否之组合,设置于该非均匀临界电压之记忆单元结构上方;以及施以离子布植程序。10. 如申请专利范围第8项所述之该非均匀临界电压之记忆单元结构,其中,该基底和该布植离子同属P型。11. 如申请专利范围第8项所述之该非均匀临界电压之记忆单元结构,其中,该基底和该布植离子同属N型。12. 如申请专利范围第8项所述之该非均匀临界电压之记忆单元结构,其中,该基底是P型,该布植离子为N型。13. 如申请专利范围第8项所述之该非均匀临界电压之记忆单元结构,其中,该基底是N型,该布植离子为P型。14. 如申请专利范围第8项所述之该非均匀临界电压之记忆单元结构,其中,该闸极叠层由下而上包括:一闸极介电层和一闸极电极。图示简单说明:第1图所示为一习知唯读记忆单元的剖面图;第2图所示为根据本创作一较佳实施例的剖面图;第3图所示为根据本创作一较佳实施例的上视图;以及第4图所示为不同临界电压之电晶体,其汲极电流对闸极 |
