| 主权项 |
1. 一种高速缓冲TAG RAM,包括:多个记忆体单元,用以储存相当于储存在一高速缓冲记忆体之资料之地址位置之TAG地址,一TAG地址具有预定数目之位元,多个记忆体单元提供响应于接收一输入地址之TAG地址;多个互斥性OR逻辑电路,多个互斥性OR逻辑电路之每一互斥性OR电路具有一耦合于多个记忆体单元之输入端,用以接收一相当于TAG地址之一TAG地址位元之资料信号,每一互斥性OR电路用以将资料信号之逻辑状态与一输入TAG地址信号之逻辑状态相比较,及在响应上,于一输出端上提供一预定逻辑状态之一匹配信号;及多个电晶体,多个电晶体各具有一耦合于多个互斥性OR逻辑电路之每一互斥性OR逻辑电路之输出端之控制极,一耦合在一起之多个电晶体之每一电晶体之第一电流电极,及一耦合于第一电源供给接头之第二电流电极。2.一种高速缓冲TAG RAM,包括多个记忆体单元,用以储存相当于储存在一高速缓冲记忆体中之资料之地址位置之TAG地址,一TAG地址具有预定数目之位元,多个记忆体单元提供响应于接收一输入地址之TAG地址;多个互斥性OR逻辑电路,多个互斥性OR逻辑电路之每一互斥性OR电路具有一耦合于多个记忆体单元之输入端,用以接收一相当于TAG地址之一TAG地址位元之资料信号,每一互斥OR电路用以将资料信号之逻辑状态与一输入TAG地址信号之逻辑状态比较,及在响应上于一输出端上提供预定逻辑状态之匹配信号;多个第一N-通道电晶体具有一连接在一起之吸极,一耦合于多个互斥性OR逻辑电路之输出端之闸极,及一耦合于第一电源供给电压接头之源极;一P-通道电晶体具有一耦合于第二电源供给电压接头之源极,一闸极,及一耦合于多个第一N-通道电晶体之吸极之吸极;一第二N-通道电晶体具有耦合于多个第一N-通道电晶体之吸极之吸极,一耦合于P-通道电晶体之闸极之闸极,及一耦合于第一电源供给电接头之源极;一NOR逻辑闸具有一用以接收一控制信号之第一输入端,一耦合于多个第一N-通道电晶体之吸极之第二输入端,及一耦合于P-通道电晶及第二N-通道电晶体两者之闸极之输出端;及一反相器具有一耦合于多个第一N-通道电晶体之闸极之输入端,及一用以提供一命中信号之输出端。3. 一种高速缓冲TAG RAM,包括:多个记忆单元,用以储存相当于储存在一高速缓冲记忆体之资料之地址位置之TAG地址,一TAG地址具有预定数目之位元,多个记忆体单元提供响应于接收一输入地址之TAG位置;多个互斥性OR逻辑电路,多个互斥性OR逻辑电路之每一互斥OR电路具有一耦合于多个记忆体单元之输入端,用以接收一相当于TAG地址之一TAG地址位元,每一互斥性OR电路用以将资料信号之逻辑状态与一输入TAG地址信号之逻辑状态相比较,及在响应上于一输出端上提供预定逻辑状态之一匹配信号;多个NPN电晶体,多个NPN电晶体之每一NPN电晶体具有耦合于第一电源供给电压接头之集极,一耦合于多个互斥性OR逻辑电路之输出端之基极,及耦合在一起之射极;一位准变换器电路,具有一耦合于多个NPN电晶体之射极之一输入端,及一输出节点;及一闩锁器,具有一耦合于输出节点之输入端,及一用此提供一命中信号之输出端。图示简单说明:图1系以方块图方式例示一根据先前技艺之高速缓冲TAGRAM。图2系以方块图方式例示一根据本发明之高速缓冲TAG RAM。图3系以部份概略图方式及部份逻辑图方式例示图2之高速缓冲TAG RAM之一小信号互斥OR逻辑及位准移动电路。图4系以部份概略图方式及部份逻辑图方式例示图2之减少电路之一具体实例。图5系以部份概略图方式及部份逻辑图方式例示图2之减少电路之另一具体实例。图6系以方块图方式例示一结合图2之高速缓冲TAGRAM之多路联集积体高速缓冲记忆体(a mutiple way set |
