| 主权项 |
1. 一种半导体结构,其包含有:一个半导体基板,其具有埋入的介电层定义出该基板的较下和较上区域,该较上区域是单晶;一个FET,包含了闸介电层位于该基板之较上区域的一部份上;一个闸极位于该闸介电层上方,该闸极具有第一个侧边,第二个侧边,及第三个侧边;及在该较上区域内有一源极扩散区及一汲极扩散区,该源极扩散区是延着该第一个侧边,该汲极扩散区是延着该第二个侧边;及一个电路连接线位于该较上区域和该较下区域之间,该连接线路具有一边缘大致上是和该闸极的该第三个侧边一致对齐。2. 根据申请专利范围第1项之半导体结构,其中该连接线路是和该第三个侧边有大约10至200毫微米的距离。3. 根据申请专利范围第2项之半导体结构,其中该段距离至少有一部份是由某一间隔层及植入的散布所造成的。4. 根据申请专利范围第1项之半导体结构,其中该闸极具有一随着FET动作时位置的变化而改变的电场,且其中连接至该较上区域一部份的线路是位于该电场大致是小于闸极下方的电场。5. 根据申请专利范围第1项之半导体结构,其中该FET在正常动作之下具有一完全空乏的本体。6. 根据申请专利范围第1项之半导体结构,其中该较上区具有5至500毫微米范围的厚度。7. 根据申请专利范围第1项之半导体结构,其进一步包含有一绝缘线路位于该电路连接线的上方,该绝缘线路大致上比该闸绝缘层厚。8. 根据申请专利范围第7项之半导体结构,其中该绝缘线路是热氧化层。9. 根据申请专利范围第1项之半导体结构,其中该埋入介电层是SIMOX、CVD氧化层及热氧化矽层其中之一。10. 根据申请专利范围第1项之半导体结构,其中该埋入介电层是水平穿圳和一绝缘层排成一线。11. 根据申请专利范围第10项之半导体结构,其中该垂直穿圳和该水平穿圳交叉且该垂直穿圳和该绝缘体排成一线。12. 根据申请专利范围第1项之半导体结构,其中该埋入介电层开始时是一地毯层大致上延伸横越该基板。13. 根据申请专利范围第1项之半导体结构,其中该连接线路是单晶矽和复晶矽其中之一。14. 根据申请专利范围第13项之半导体结构,其中该矽晶延伸在一延着侧壁的绝缘间隔层上方。15. 根据申请专利范围第1项之半导体结构,其中该埋入介电层、该连接线路、及该FET的第三个侧边大致上一致对齐。16. 一种形成一SOI FET的方法,其包含有以下步骤:(a) 制备一具有埋入介电层的半导体基板,该埋入介电层定义了该基板较下和较上的区域;(b) 在该基板的较下和较上区域间形成一连接线路;(c) 在该较上区域上方形成一闸介电层;(d) 在该闸介电层上方形成一闸极,该闸极具有第一边、第二边及第三边;且(e) 在该较上区域内形成一源极及一汲极,且在其间留一本体,其中该源极是和该第一边对齐,而该汲极是和该第二边对齐;其中该步骤(b)包含了形成该连接线路大致上和该闸极的第三边一致对齐。17. 根据申请专利范围第16项中描述之方法,其中该步骤(b)包含了形成该连接线路,使其相对于闸极的位置不会妨碍该本体达成完全空乏。18. 根据申请专利范围第16项中描述之方法,其中该步骤(b)包含了形成该连接线路,使其该连接线路和该闸极的第三边有小于200毫微米的距离。19. 根据申请专利范围第16项中描述之方法,其中该步骤(a)包含了形成两个邻接的埋入介电层且该步骤(b)包含了藉由在该两个邻接埋入介电层间留下一间隙而形成该连接线路。20. 根据申请专利范围第16项中描述之方法,其中该步骤(b)包含了形成该连接线路,使其该连接线路是直接形成于绝缘线路下方,其大致上比该闸绝缘层厚。21.根据申请专利范围第16项中描述之方法,其中该闸极具有一当该FET正常动作时的电场,且其中该步骤(b)包含了形成该连接至该较上区域的一部份的线路,在其中电场大致是比该闸极下方之电场小。22. 根据申请专利范围第16项中描述之方法,其包含有形成某一厚度较上区域、某一掺杂浓度之本体,及某一功函数之闸导体的步骤,使该FET在正常动作下,该本体是完全空乏的。23. 根据申请专利范围第16项中描述之方法,其中该步骤(a)包含了制备一具有厚度在5至500毫微米的较上区域。24. 根据申请专利范围第16项中描述之方法,其中该步骤(a)包含了形成该较上区域,其乃藉着制备一具有第一和第二个主要面的矽晶圆,在该第一个主要面上方有一地毯氧化层,将该第一个主要面固定在一支持基板上,且蚀刻该第二个主要面直矽晶圆到达所要的厚度。25. 根据申请专利范围第16项中描述之方法,其中该步骤(a)包含了藉着在一水平穿圳内沉积绝缘层、在水平穿圳内热氧化矽及形成SIMOX其中一种方式形成该埋入介电层。26. 根据申请专利范围第25项中描述之方法,其中该水平穿圳乃藉着植入掺杂原子,而和该掺杂原子交叉形成垂直穿圳,且提供该掺杂原子一择优蚀刻。27. 根据申请专利范围第26项中描述之方法,进一步包含了以该绝缘体作为该垂直穿圳的衬里层。28. 根据申请专利范围第16项中描述之方法,其中该步骤(a)包含了形成该埋入的介电层作为地毯层。29. 根据申请专利范围第16项中描述之方法,其中该步骤(a)及该步骤(c)包含了形成该埋入的介电层及该FET的闸极大致上是一致对齐的。30. 根据申请专利范围第16项中描述之方法,其中该步骤(a)包含了形成该埋入的介电层,使其埋入的介电层对于第一个边是自我对齐的,而且其中该步骤(b)包含了形成该连接线路,使得该连接线路是对于该第一个边是自我对齐的,且其中该步骤(c)包含了形成该闸介电层,使得该闸介电层对于该第一个边是自我对齐的。31. 根据申请专利范围第30项中描述之方法,其中该边缘是以邻接于光学照相蚀刻方式形成的厚氧化层旁之间隔层所定义的。32. 根据申请专利范围第16项中描述之方法,进一步在步骤(a)和步骤(b)间包含有:a1):从具有第一种蚀刻性质的第一种材料形成一绝缘层于该基板上面;a2):在大致上具有垂直侧壁的绝缘层中形成一图样;a3):制备间隔层邻接于该侧壁,该间隔层是由具有第二种蚀刻性质的第二种材料所形成的;而且其中该步骤(c)包含了形成该闸介电层于该间隔层间较上的区域。33. 根据申请专利范围第16项中描述之方法,其中该步骤(a)包含了形成该埋入的介电层,使得该埋入的介电层是相对于一种氧原子及一种掺杂原子之离子植入产生的间隔层作自我对齐所形成的。图示简单说明:图1a-1b是横载面视图,显示先前技艺之SOI元件。图2a-2e及2i是横截面视图,显示本发明在一标准基板上制造SOI元件的一组制程步骤。图2f-2h及2j-2k是平面视图,显示本发明在一使用掺杂离子植入的标准基板上制造SOI元件的制程上许多步骤的结构。图2l是本发明一个元件之示意透视图。图2m-2n是离子植入模拟的结果,显示埋入的绝缘层之接面深度、位置及结构。图3a-3b是横截面视图,显示本发明在一使用SIMOX植入的标准基板上制造SOI元件的制程上许多步骤的结构。图4a-4f是横截面视图,显示本发明在一空白SOI基板上制造SOI元件的制程上许多步骤的结构。图5是显示本发明和标准的SOI元件相比,其元件之电路特 |
