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<P>Interface entre mémoire (1) et processeur (2), pour mémoire, qui stocke les données sous la forme d'octets et qui comporte "n" entrées de bit d'adresse (AI0 à AI18) et pour processeur, qui comporte un nombre "p" de sorties d'adresse (AO0 à AO14) inférieur à "n".<BR/>Elle comporte un circuit logique (3) relié à diverses sorties du processeur, pour produire un bit qui est destiné à l'entrée de bit d'adresse de poids faible de la mémoire, qui est défini par la relation AI0 = R/W & b|"-"y|"-"t|"-"e|"-"-|"-"s|"-" OU R|"-"/|"-"W|"-" & I|"-"/|"-"O|"-"0|"-".<BR/>"p" entrées d'adresse de la mémoire sont reliées aux "p" sorties (AO0 - AO14) d'adresse du processeur et les entrées restantes de bits d'adresse (AI1 à AI15) sont reliées à des sorties programmables (I/O1 à I/O3).</P>
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