| 主权项 |
1. 一种半导体记忆装置,其使用列及行位址闪控讯 号( row and column address strobe signals)并具有含复数 个记忆单元(memory cell)之复数个记忆库(memory bank) ,该半导体记忆装置包括: 用以因应对应于该列及行位址闪控讯号之讯号,于 该等记 忆库之一完成一位址操作后产生一讯号,以自动预 行充电 该一记忆库之设施。2. 一种半导体记忆装置,具有 复数个记忆库、一列位址 闪控讯号缓冲器、一行位址讯号缓冲器及一行位 址产生器 ,并因应相关于具预设频率系统时钟之突发长度及 潜在资 讯而进行资料存取操作,该半导体记忆装置包括: 用以产生一因应该列位址闪控讯号及具有该突发 长度( burstlength)及潜在(latency)资讯讯号之讯号,于该等 记忆库之一完成一位址操作后,自动预行充电该一 记忆库 之设施。3. 一种半导体记忆装置,其具有含复数个 记忆单元之复 数个记忆库,及一因应由一外界及一记忆库选择讯 号所提 供之一列位址闪控讯号而产生一用以驱动该等记 忆库之一 内所含列相关控制电路列主时钟之电路,并因应与 具预设 频率系统时钟相关之突发长度及潜在资讯而进行 资料存取 操作,该半导体记忆装置包括: 用以于该等记忆库之一完成一位址操作后,提供一 回应该 列位址闪控讯号及具有该突发长度及潜在资讯讯 号而产生 之讯号予该产生该列主时钟之电路之设施。4. 一 种半导体记忆装置,其具有含复数个记忆单元之复 数个记忆库、一因应由一外界及一记忆库选择讯 号所提供 之一列位址闪控讯号而产生一用以驱动该等记忆 库之一内 所含列相关控制电路列主时钟之电路、一从外界 接收一行 位址闪控讯号继而产生一行主时钟以驱动该等记 忆库之一 内所含行相关控制电路之电路、及一从外界接收 位址讯号 继而产生行位址讯号之电路,并因应与具预设频率 系统时 钟相关之突发长度及潜在资讯而进行资料存取操 作,该半 导体记忆装置包括: 用以于该等记忆库之一完成一位址操作后,提供一 因应该 列位址闪控讯号及具有该突发长度及潜在资讯讯 号而产生 之讯号予该产生该行主时钟之电路之设施。5. 一 种半导体记忆装置,其具有含复数个记忆单元之复 数个记忆库、一回应由一外界及一记忆库选择讯 号所提供 之一列位址闪控讯号而产生一用以驱动该等记忆 库之一内 所含列相关控制电路列主时钟之电路、一从外界 接收一行 位址闪控讯号继而产生一行主时钟以驱动该等记 忆库之一 内所含行相关控制电路之电路、及一从外界接收 位址讯号 继而产生行位址讯号之电路,并因应与具预设频率 系统时 钟相关之突发长度及潜在资讯而进行资料存取操 作,该半 导体记忆装置包括: 用以对应于该列主时钟而产生一时序控制讯号( timing controlsignal)之设施; 用以接收该时序控制讯号及该具有该突发长度及 潜在资讯 之讯号,继而产生该行位址闪控讯号及一具有该突 发长度 及潜在资讯之资讯侦测讯号之设施;及 用以将一因应于该突发长度、该行位址讯号及该 资讯侦测 讯号之侦测讯号而得之预行充电讯号,传输至一产 生该列 主时钟之电路之设施。图示简单说明: 第一图系根据传统预行充电方法操作之时序图; 第二图系本案实施自动预行充电功能架构之方块 图; 第三图系第二图所示本案RAS缓冲器之电路图; 第四图系第二图所示本案突发/潜在资讯讯号产生 器电路 图; 第五图系第二图所示本案突发/潜在资讯讯号侦测 器电路 图; 第六图系第二图所示本案预行充电讯号产生器电 路图; 第七图系根据本案自动预行充电方法操作之时序 图,设系 统时钟频率为66MHz、突发长度为4.CAS潜在値为2;及 第八图系根据本案自动预行充电方法操作之时序 图,设系 |
