带双行译码器的半导体存储器件的行冗余电路及方法

摘要

一种用于具有一个存储单元阵列的半导体存储器件的行冗余电路，在所说存储单元阵列两侧形成的第一和第二主行解码器及第一和第二备用行解码器包括：接收地址用的第一、第二熔丝盒，并在接收地址中出现有缺陷地址时熔断有缺陷地址的输入通路上的熔丝，从而向第一、第二备用行解码器提供输出信号；及接收第一和第二熔丝盒的输出信号用的行冗余控制电路，响应接收输入信号电平向第一和第二备用行解码器选择性地提供输出信号。

主权项

1. 一种行冗余电路，使用在具有一个存储单元阵列的半导体存储器件中，在所说存储单元阵列的两侧形成第一和第二主行译码器以及第一和第二备用行译码器，所述行冗余电路包括：第一熔丝盒，用以接收地址，并在所接收的地址中出现有缺陷地址时，熔断在所说有缺陷的地址的输入通路上的熔丝，从而向所说第一备用行译码器提供输出信号；第二熔丝盒，用以接收地址，并在所接收的地址中出现有缺陷地址时，熔断在所说有缺陷的地址的输入通路上的熔丝，从而向所说第二备用行译码器提供输出信号；以及行冗余控制电路，用以接收所说第一和第二熔丝盒的输出信号，并响应所接收的输入信号电平向所说第一和第二备用行译码器提供输出信号。