抗静电放电之保护电路

摘要

一种抗静电放电(Electrostatic discharge：ESD)之保护电路，系采用互补式低电压触发矽控整流装置(Low-VoltageTrigger SCR)结构并配合隐含在低电压触发矽控整流器装置内之接面二极体而成，互补式低电压触发矽控整流装置包括两个矽控整流器(SCR)，每一矽控整流器结合一MOS电晶体，利用此MOS电晶体的骤回崩溃电压(snapbackbreakdown voltage)触发以开启矽控整流器，而开启后之电位仍为矽控整流器的稳态电压(holding voltage)，故一方面可降低触发电压，一方向仍利用矽控整流器解除ESD，另外，本发明利用矽控整流器对布局面积需求较小的优点，提供四种ESD应力的直接放电路径，因此，可保护次微米CMOS积体电路免于ESD的破坏，并且可以相容于次微米CMOS和BiCMOS的制程中。

主权项

1. 一种抗静电放电之保护电路,适用于与一内部电路连接之一输入/输出缓冲衬垫上,耦接于一第一参考电压和一第二参考电压间,以避免静电放电沿该输入/输出缓冲衬垫破坏该内部电路,该抗静电放电之保护电路包括:一第一矽控整流器,具有一阳极、一阴极、一阳极闸和一阴极闸,该第一矽控制整流器之该阳极和该阳极闸极接至该第一参考电压,该第一矽控制整流器之该阴极连接至该输入/输出缓冲衬垫,该第一矽控整流器之该阴极闸连接至该第二参考电压;一P型场效电晶体,具有一汲极、一源极、一闸极和一基体极,该P型场效电晶体之该闸极、该源极和该基体极连接至该第一参考电压,该P型场效电晶体之该汲极连接至该第一矽控整流器之该阴极闸;一第二矽控整流器,具有一阳极、一阴极、一阳极闸和一阴极闸,该第二矽控整流器之该阴极和该阴极闸连接至该第二参考电压,该第二矽控整流器之该阳极连接至该输入/输出缓冲衬垫,该第二矽控整流器之该阳极闸连接至该第一参考电压;一N型场效电晶体,具有一汲极、一源极、一闸极和一基体极,该N型场效电晶体之该闸极、该源极和该基体极连接至该第二参考电压,该N型场效电晶体之该汲极连接至该第二矽控整流器之该阳极闸。2. 如申请专利范围第1项所述之该抗静电放电之保护电路,其中,该第一矽控整流器有一第一PNP双极性电晶体和一第一NPN双极性电晶体,分别具有一集极、一基极和一射极,该一PNP双极性电晶体之基极与该第一NPN双极性电晶体之集极耦接,为该第一矽控整流器之该阳极闸,该第一PNP双极性电晶体之集极与该第一NPN双极性电晶体之基极耦接,为该第一矽控整流器之该阴极闸,该第一PNP双极性电晶体之射极及该第一NPN双极性电晶体之射极,分别为该第一矽控整流器之该阳极和该阴极。3. 如申请专利范围第2项所述之该抗静电放电之保护电路,其中,尚包括一第一二极体,是藉由该第一NPN双极性电晶体之基极和射极形成。4. 如申请专利范围第1项所述之该抗静电放电之保护电路,其中,该第二矽控整流器具有一第二PNP双极性电晶体和一第二NPN双极性电晶体,分别具有一集极、一基极和一射极,该第二PNP双极性电晶体之基极与该第二NPN双极性电晶体之集极耦接,为该第二矽控整流器之该阳极闸,该第二PNP双极性电晶体之集极与该第二NPN双极性电晶体之基极耦接,为该第二矽控整流器之该阴极闸,该第二PNP双极性电晶体之射极及该第二NPN双极性电晶体之射极,分别为该第二矽控整流器之该阳极和该阴极。5.如申请专利范围第4项所述之该抗静电放电之保护电路,其中,尚包括一第二二极体,是藉由该第二PNP双极性电晶体之射极和基极形成。6. 如申请专利范围第1项所述之该抗静电放电之保护电路,适用制作于一第一型基板上,该第一型基板包括:于该第一型基板内设置相邻之一第一井区和一第二井区,以及相邻之一第三井区和一第四井区,该第四个井区皆为第二型杂质布植而成;一第一第一型浓布植区设置于该第一井区内,一第二第一型浓布植区设置于横跨该第一井区和该第一型基板间的区域,一第三第一型浓布植区设置于该第三井区内;一第一第二型浓布植区设置于靠近该第四井区之该第三井区之一侧,并横跨于该第三井区和该第一型基板间的区域,一第二第二型浓布植区设置于靠近第三井区之该第四井区之一侧,并横跨于该第四井区和该第一型基板间的区域;于该第一第一型浓布値区和该第二第一型浓布植区之间的该第一井区上依序设置一第一闸极介电层和一第一闸极电极;于该第一第二型浓布植区和该第二第二型浓布植区之间的该第一型基板上依序设置一第二闸极介电层和一第二闸极电极。7. 如申请专利范围第6项所述之该抗静电放电之保护电路,其中,该第一第一型浓布値区、该第一井区和该第一型基板分别构成一直向双极性电晶体的射极、基极和集极。8. 如申请专利范围第6项所述之该抗静电放电之保护电路,其中,该第二井区、该第一型基板和该第一井区分别构成一侧向双极性电晶体的射极、基极和集极。9.如申请专利范围第6项所述之该抗静电放电之保护电路,其中,该第一第一型浓布植区、该第二第一型浓布植区、该第一闸极电极和该一井区分别构成一场效电晶体之源极、汲极、闸极和基体极。10. 如申请专利范围第6项所述之该抗静电放电之保护电路,其中,该第三第一型浓布植区、该第三井区和该第一型基板分别构成一直向双极性电晶体之射极、基极和集极。11. 如申请专利范围第6项所述之该抗静电放电之保护电路,其中,该第四井区、该第一型基板和该第三井区分别构成一侧向双极性电晶体之射极、基极和集极。12. 如申请专利范围第6项所述之该抗静电放电之保护电路,其中,该第一第二型浓布植区、该第二第二型浓布植区、该第二闸极电极和该第一型基板分别构成一场效电晶体之汲极、源极、闸极和基体极。13. 如申请专利范围第6项所述之该抗静电放电之保护电路,其中,该第一型为P型,该第二型为N型。14. 如申请专利范围第6项所述之该抗静电放电之保护电路,其中,该第一型为N型,该第二型为P型。图示简单说明:第1图系显示根据本发明之实施例一ESD保护电路图;第2图系显示根据本发明之实施例一制作于P型基板上之剖面图;第3图系显示第2图之布局上视图;第4图系显示根据本发明之实施例二制作于N型基板上之剖面图;