| 主权项 |
1. 一种回旋码的时序性解码方法包括下列步骤:(a) 从所有的残留节点中选择出具有最小权衡値的节点;(b) 根据该具有最小权衡値的节点,读取一输入型式;(c) 若解码程序已结束,即输出位元序列;否则便进行下一步骤;(d) 将该输入型式与相对应的回旋码比对,产生下两个对应节点的花费,并产生解码的位元;(e) 分别记录该两个节点的路径资讯;以及(g) 决定是否已达到一预先设定的解码深度,若是的话,则被记录的路径资讯中取出一解码位元输出,并且返回步骤(a)重复解码程序;若否的话,则直接返回步骤(a)重复解码程序。2. 如申请专利范围第1项所述之方法,其中每一个残留节点均具有一相对应的解码位元次序,该解码位元次序可在步骤(g)中,用来判定是否已达到该预先设定的解码深度,而且也可在步骤(b)中,用作读取该输入型式的位址。3. 如申请专利范围第2项所述之方法,其中在步骤(e)中,节点权衡値的排序是依由小到大排序,以方便步骤(a)选择出最小权衡値的动作。4. 如申请专利范围第3项所述之方法,其中在步骤(d)的比对中,若无错误位元发生,则在步骤(e)的排序中,将该两个节点权衡値中较小的权衡値直接取代已排序的权衡値中最小的权衡値,另一较大的权衡値则再加入排序;若是有单一错误位元发生时,则该两个节点权衡値必相同,因此在步骤(e)的排序中,便可一次排序到相邻的位置上。5. 一种回旋码的时序性解码架构包括:一输入缓冲器单元,用以接收输入型式并予以储存;一花费产生器单元,耦接到该输入缓冲器单元,用以根据输入型式生成相对应的回旋码,与输入型式作比对,以产生两个相对应的花费;一权衡値排序器单元,用以将所有残留节点的权衡値作排序;一花费累积器单元,耦接到该花费产生器单元和权衡値排序器单元,用以将该花费产生器单元所产生的两个花费,与该权衡値排序器单元中最小的权衡値相加,产生新的权衡値,再送至权衡値排序器单元中作排序;一路径记录器单元,耦接到该花费产生器单元和花费累积器单元,用以记录所有残留节点的路径资讯;以及一输出缓冲器单元,耦接到该路径记录器单元,用以在解码程序己达到一预定的解码深度时,输出被解码的位元序列。6. 如申请专利范围第5项所述之架构,其中该路径记录器单元包括一解码位元次序暂存器,用以记录所有残留节点的对应位元次序,以便判定解码程序是否已达到该预定的解码深度,而且也用在该花费产生器单元从输入缓冲器单元读取输入型式时,当作位址。7. 如申请专利范围第6项所述之架构,其中该权衡値排序器单元是依由小到大的方式,将所有残留节点的权衡値作排序。8. 如申请专利范围第7项所述之架构,其中该权衡値排序器单元控制该路径记录器单元中所记录所有残留节点的路径资讯和解码位元次序之储存位置,系对应于该权衡値排序器单元中所排序所有残节点的权衡値的位置。9. 如申请专利范围第8项所述之架构,其中该输入缓冲器单元可由一串连/平行暂存器和一双出入埠记忆体组成。10. 如申请专利范围第9项所述之架构,其中该花费累积器单元可由一暂存器、多工器、加法器和一满溢侦测器组成。11. 如申请专利范围第10项所述之架构,其中该花费产生器单元可由一互斥闸和暂存器组成。12. 如申请专利范围第11项所述之架构,其中该权衡値排序器单元包括复数个处理单元,每一处理单元则由一比较器、正规化器和移位暂存器组成。13. 如申请专利范围第12项所述之架构,其中该路径记录器单元更包括一驱动电路、多工器、深度侦测器、向上移位器、增量器和移位暂存器阵列。14. 如申请专利范围第13项所述之架构,其中该输出缓冲器单元可以是一条件式向右移位暂存器。图示简单说明:第1(a)图是习知的一种(2,1,3)回旋码编码器的电器方块图;第1(b)图是图1(a)所示编码器的相对应格子图;第2(a)和2(b)图是以图1(a)所示编码器为例,说明依照本发明序性解码方法的路径搜寻示意图,其中图2(a)无信号错误发生,图2(b)则发生两个位元接收错误;第3图是依照本发明一较佳实施例的一种时序性解码方法之流程图;第4图是依照本发明另一较佳实施例的一种时序性解码架构之电路方块图;第5图是可用以实施图4中所示路径记录器单元的一种电路 |
