| 主权项 |
1. 一种供驱动一电容性负载之CMOS驱动器电路,包含:一CMOS输出级,具有一PMOS电晶体及一NMOS电晶体耦合于第一与第二电压准位之间,该CMOS输出级提供摆动于第一与第二电压准位之间的一输出信号;耦接来接收一输入信号之一输入级,该输入信号摆动于第一电压准位与一小于第二电压准位之第三电压准位间,该输入级根据该输入信号产生至少第一及第二独立控制信号,该第一控制信号被用以致动该COMS输出级的一个电晶体;以及一中间电压转换级,耦合于该输入与输出级之间,该电压转换级自该输入级接收第二控制信号且使用该第二控制信号产生在该第二电压准位之一致动信号,该致动信号在一与该输入级致动CMSO输出级当中的该一电晶体不同的时间致动该CMOS输出级的另一电晶体,因此该CMOS输出级内的交叉电流减至最小。2. 如申请专利范围第1项所述之CMOS驱动器电路,其中:该输入级系耦接来致动该CMOS输出级中的NMOS电晶体;以及该中间电压转换级系耦接来致动该COMS输出级中的PMOS电晶体。3. 如申请专利范围第1项所述之COMS驱动器电路,其中该输入级包括一闩锁以产生第一及第二控制信号。4. 如申请专利范围第1项所述之CMOS驱动器电路,其中该输入级包括一交连耦合的NOR闸闩锁以产生第一及第二控制信号。5. 如申请专利范围第1项所述之CMOS驱动器电路,其中该输入级包括一交连耦合的NAND闸闩锁以产生第一及第二控制信号。6. 如申请专利范围第1项所述之CMOS驱动器电路,其中该输入级包括串联连接的反相器,该等反相器产生第一及第二控制信号。7. 如申请专利范围第1项所述CMOS驱动器电路,其中:该输入级产生一第三控制信号;以及该中间电压转换级包括一对交连耦合的电晶体,其等系可被来自该输入级的第二及第三控制信号予以操作控制。8. 如申请专利范围第1项所述之CMOS驱动器电路,其中该中间电压转换级包含:一对具有逆反相关之输出状态的交连耦合电晶体;第一及第二控制电晶体,连接至该对交连耦合电晶体以捺跳该等输出状态;以及预先充电装置,供预先充电该对交连耦合电晶体以促进在该等输出状态间捺跳期间的变换作用。9. 如申请专利范围第1项所述之CMOS驱动器电路,其中该中间电压转换级包括一对交连耦合的PMOS电晶体,该中间电压转换级系被耦接来致动该CMOS输出级中之该PMOS电晶体。10. 如申请专利范围第9项所述之CMOS驱动器电路,其中在该CMOS输出级中的PMOS电晶体系该对交连耦合PMOS电晶体中之一个电晶体。11. 一种供驱动一电容性负载之低至高电压CMOS驱动器电路,该CMOS驱动器电路转换一摆动于V@ssc@ssc与该驱动的低电压输入信号成为一摆动于V@ssc@ssc@ssp与地电位间的高电压输出信号,其中V@ssc@ssc@ssp>V@ssc@ssc;该CMOS驱动器电路包含:一驱动器输入,接收该低电压输入信号;一驱动器输出,输出该高电压输出信号;一CMOS输出级,具有一PMOS电晶体及一NMOS电晶体,该PMOS电晶体具有一闸极及耦合于V@ssc@ssc@ssp与该驱动器输出之间之一源至汲极路径,该NMOS电晶体具有一闸极及耦合于该驱动器输出与地电位间之一源至汲极路径;一输入级,耦接至该驱动器输入且具有第一、第二及第三输出,该输入级产生三种不同的信号且经该三个输出予以输出,该输入级的第一输出连接至该输出级中的NMOS电晶体的闸极;以及一中间电压转换级,耦合于该输入与输出级之间,该中间电压转换级包含:一对第一及第二交连耦合PMOS电晶体,该第一PMOS电晶体具有一闸极及耦合于V@ssc@ssc@ssp与一第一节点间之一源至汲极路径,该第二PMOS电晶体具有一闸极及耦合于V@ssc@ssc@ssp与一输出节点间之一源至汲极路径,该第二PMOS电晶体的闸极耦接至该第一节点而该第一PMOS电晶体的闸极耦接至该输出节点俾形成该交连耦合PMOS电晶体结构,该输出节点耦接至该输出级中的PMOS电晶体的闸极;一第一NMOS控制电晶体,具有耦接至该输入级之第三输出之一闸极以及耦合于该第一节点与地电位间之一源至没极路径;以及一第二NMOS控制电晶体,具有耦接至该输入级之第二输出之一闸极以及耦合于该输出节点与地电位间之一源至汲极路径。12. 如申请专利围第11项所述之低至高电压CMOS驱动器电路,其中该中间电压转换级更包含:一第一NMOS预先充电电晶体,具有耦接至该第二NMOS制电晶体之一闸极以及耦合于V@ssc@ssc与第一节点间之一源至汲极路径;以及一第二NMOS预先充电电晶体,具有耦接至该第一NMOS控制电晶体之一闸极以及耦合于V@ssc@ssc与该输出节点间之一源至汲极路径。13. 一种供驱动一电容性负载之低至高电压CMOS驱动器电路,该CMOS驱动器电路转换一摆动于V@ssc@ssc与地电位之间的低电压输入号成为一摆动于V@ssc@ssc@ssp与地电位之间的高电压输出信号,其中V@ssc@ssc@ssp>V@ssc@ssc;该CMOS驱动器电路包含:一驱动器输入,其接收该低电压输入信号;一驱动器输出,其输出该高电压输出信号;一第一PMOS电晶体,具有一闸极及耦合于V@ssc@ssc@ssp与该驱动器输出间之一源至汲极路径,该闸极界定一第一节点;一第一NMOS电晶体,具有一闸极及耦合于该驱动器输出与地电位间之一源至汲极路径;一第二PMOS电晶体,具有耦接至该驱动器输出之一闸极以及耦合于V@ssc@ssc@ssp与第一节点间之一源至汲极路径;一第二NMOS电晶体,具有一闸极及耦合于该第一节点与地电位间之一源至汲极路径;以及一输入级,耦接至该驱动器输入且具有各自耦接至该第一及第二NMOS电晶体的闸极之第一及第二输出,该输入级产生二个互斥的信号且在该第一及第二输出上输出该二信号。14. 如申请专利范围第13项所述之低至高电压CMOS驱动器电路,其中该输入级包括:一第一反相器,耦合于该驱动器输入与一第二节点之间,该第一节点耦接至该第二NMOS电晶体的闸极;以及一第二反相器,耦合于该第二节点与该第一NMOS电晶体的闸极之间。15. 如申请专利范围第13项所述之低至高电压CMOS驱动器电路,其中该输入级包括:一NOR闸,位于该驱动器输入与一第二节点之间,该第二节点耦接至该第二NMOS电晶体的闸极;以及一反相器,耦合于第二节点和第一NMOS电晶体之闸极之间。16. 如申请专利范围第13项所述之低至高电压COMS驱动器电路,更包含:第三及第四NMOS电晶体,具有各自的闸极及串联耦合于V@ssc@ssc及该第一节点之间之源至汲极路径,该第三NMOS电晶体的闸极耦接至该驱动器输入以及该第四NMOS电晶体的闸极耦接至V@ssc@ssc@ssp。17. 如申请专利范围第13项所述之低至高电压CMOS驱动器电路,更包含:第三及第四NMOS电晶体,具有各自的闸极及串联耦合于V@ssc@ssc与该第一节点之间之源至汲极路径,该第三NMOS电晶体的闸极耦接至该驱动器输入以及该第四NMOS电晶体的闸极耦接至V@ssc@ssc@ssp;以及第五及第六NMOS电晶体,具有各自的闸极及串联耦合于V@ssc@ssc与该驱动器输出间之源至汲极路径该第五NMOS电晶体的闸极耦接至该输入级的该第一输出以及该第六NMOS电晶体的闸极耦接至V@ssc@ssc@ssp。图示简单说明:第1图系根据本发明第一较佳实施例之一低对高CMOS驱动器电路的示意图。此CMOS驱动器电路包含一CMOS输出级、一输入级、及一中间电压转换级。第2图系一绘示输入至或输出自第1图CMODS驱动器路CMOS输出级的信号时序图。第3图系由输入级产生且用于控制第1图CMOS驱动器电路中间电压至转换级的信号时序图。第4图绘示在CMOS驱动器电路之低电压输出与高电压输出之门的传输期间所产生的电流突波。第5图系根据本发明一第二实施例之一低对高电压CMOS驱动器的示意图。第6图系根据本发明一第三实施例之一低对高电压CMOS驱动器电路的示意图。第7图系根据本发明一第四实施例之一低对高电压CMOS驱 |
