| 主权项 |
1. 一种半导体记忆装置,包含一行位址计数器(columnaddress counter)、一突发长度计数器(burstlength counter)及一资料传输转换电路(data transferswitching circuit),用以处理与外界所提供系统时钟同步之资料,该半导体记忆装置包括:用以设定一指定写入潜在値(write latency value),并于对应该指定写入潜在値之指定时间内固定该行位址计数器、该突发长度计数器及该资料传输转换电路内部操作之装置。2. 如申请专利范围第1项所述之半导体记忆装置,其中该写入潜在値决定了从该外界提供之一写入相关控制讯号之致能起,数至输入资料传输至一内部资料滙流排止之该系统时钟时钟(clock)数。3. 如申请专利范围第1项所述之半导体记忆装置,其中该行位址计数器、该突发长度计数器及该资料传输转换电路之输出,于该指定时间内维持在现行状态。4. 如申请专利范围第1项所述之半导体记忆装置,其中该写入潜在値系藉一接合线(bonding wire)设定。5. 如申请专利范围第1项所述之半导体记忆装置,其中该写入潜在値系藉一保险丝(fuse)设定。6. 如申请专利范围第1项所述之半导体记忆装置,其中该写入潜在値系根据与该半导体记忆装置之操作形态相关之一讯号而调整。7. 一种半导体记忆装置,包含一行位址计数器、一突发长度计数器及一资料传输转换电路,用以处理与外界所提供系统时钟同步之资料,该半导体记忆装置包括:用以产生一写入潜在控制讯号之装置;用以从对应于一外界提供之行相关控制讯号所产生之复数个致能资讯讯号产生一致能资讯放大讯号之装置;及用以于该致能资讯放大讯号处于致能状态下之指定时间内,固定该行位址计数器、部突发长度计数器及该资料传输转换电路内部操作之装置。8. 如申请专利范围第7项所述之半导体记忆装置,其中该写入潜在控制讯号决定延迟由外界所提供写入输入资料,并传输到一内部资料滙流排。9. 如申请专利范围第8项所述之半导体记忆装置,其中该致能资讯放大讯号决定了从该外界提供之一写入相关控制讯号之致能起,数至输入资料被传输至该内部资料滙流排止之该系统时钟时钟数。10. 如申请专利范围第7项所述之半导体记忆装置,其中该行位址计数器、该突发长度计数器及该资料传输转换电路之输出,于该指定时间内维持在现行状态。11.如申请专利范围第7项所述之半导体记忆装置,其中该复数个致能资讯讯号中之每一个,均有一时间间隔对应于该系统时钟之一个周期,而该致能资讯放大讯号藉由该复数个致能资讯讯号之逻辑组合而产生。图示简单说明:第一图系本案控制写入潜在用之基本组态方块图;第二(A)至二(C)图系第一图中之写入潜在讯号产生电路,其藉由一行位址及一WCBR模式讯号,分别使用一接合线、一保险丝及一程式格式;第三图系一用以产生一提供于写入潜在値设为"n"时之CAS致能资讯放大讯号之电路;第四(A)及四(B)图系第一图中之行位址计数器,分别用于当写入潜在资讯不被考虑及当写入潜在资讯被考虑时;第五(A)及五(B)图系第一图中之突发长度计数器,分别用于当写入潜在资讯不被考虑及当写入潜在资讯被考虑时;第六图系第一图中之突发长度侦测电路;第七(A)及七(B)图系分别当写入潜在资讯不被考虑及当写入潜在资讯被考虑时之第一图中之资料传输转换电路;第八图(A)至八(C)图系第一图中操作之时序图,分别显示当该资料传输转换电路不为写入潜在资讯所控制,及一写入潜在値为"0""1"及"2"时之情形;第九图系当该资料传输转换电路不被控制及一写入潜在値为"1"之情形下,进行一输入/输出罩操作时之第一图中操作之时序图;第十图系当该资料传输转换电路被控制且该写入潜在値为"1"时之第一图中操作时序图;及第十一(A)及十一(B)图系该写入潜在値分别为"0"及"1 |
