| 主权项 |
1.一种多阶式唯读记忆体的制造方法,适用于一半导体基底上制造多阶式唯读记忆体,该多阶式唯读记忆体的制造方法包括下列步骤:(a)于该基底规划出一第一方向和一第二方向;(b)沿该第一方向,形成互为平行相隔之复数位元线于该基底内;(c)形成一介电层覆盖于该基底表面;(d)施以复数次编码选择性沈积程序,沿该第二方向,形成互为平行相隔之复数字元线于该介电层上,而于该等字元线下方两相邻该等位元线间形成有元件通道区,其中,该等元件通道区上方之该等字元线厚度系选自于一数列;以及(e)布植离子,完成该多阶式唯读记忆之编码。2.如申请专利范围第1项中所述之该多阶式唯读记忆体的制造方法,其中,步骤(d)该等编码选择性沈积程序包括:沿该第二方向,形成互为平行相隔之复数复晶矽线于该介电层上;形成一氧化层覆盖于该等复晶矽线上;依序反覆形成一编码罩幕层于该氧化层上、蚀刻该氧化层及选择性沈积复晶矽物于未被该氧化层覆盖之该等复晶矽线的区域等步骤,直至形成具有该数列厚度之该等字元线为止。3.如申请专利范围第2项中所述之该多阶式唯读记忆体的制造方法,其中,该等复晶矽线的厚度约介于1500-2000埃的范围。4.如申请专利范围第2项中所述之该多阶式唯读记忆体的制造方法,其中,每一次选择性沈积该复晶矽物的厚度约介于500-800埃间的范围。5.如申请专利范围第2项中所述之该多阶式唯读记忆体的制造方法,其中,该等编码罩幕层是以光学微影技术形成之光阻层。6.如申请专利范围第1或2项中所述之该多阶式唯读记忆体的制造方法,其中,该数列系以约500-800埃间的增量递增。7.如申请专利范围第1项中所述之该多阶式唯读记忆体的制造方法,其中,步骤(e)是以布植能量约为130-150KeV之间,以及布植剂量约介于1E14-1E15cm@su-@su2间的条件行之。8.如申请专利范围第1项中所述之该多阶式唯读记忆体的制造方法,其中,步骤(b)是经离子布植程序而得。9.如申请专利范围第1项中所述之该多阶式唯读记忆体的制造方法,其中,该介电层是氧化矽层。10.如申请专利范围第1项中所述之该多阶式唯读记忆体的制造方法,其中,该第一方向和该第二方向约略互成垂直相交。11.一种多阶式唯读记忆体,设置于一半导体基底上,于该半导体基底规划出一第一方向和一第二方向,该多阶式唯读记忆体包括:复数位元线,沿该第一方向互为平行相隔设置于该基底内;一介电层,覆盖于该基底表面;复数字元线,沿该第二方向互为平行相隔设置于该介电层上,而该等字元线下方两相邻该等位元线间形成有元件通道区,其中,该等元件通道区上方之该等字元线厚度系选自于一数列;以及复数编码区,设置于该等元件通道区内。12.如申请专利范围第11项中所述之该多阶式唯读记忆体,其中,该等编码区系以该等字元线做布植罩幕,经离子布植而得。13.如申请专利范围第11项中所述之该多阶式唯读记忆体,其中,该数列系以约500-800埃间的增量边增。14.如申请专利范围第11项中所述之该多阶式唯读记忆体,其中,该等字元线是复晶矽物。15.如申请专利范围第11项中所述之该多阶式唯读记忆体,其中,该介电层是氧化矽物。16.如申请专利范围第11项中所述之该多阶式唯读记忆体,其中,该等位元线是以离子布植进入该基底内而得之扩散区。图示简单说明:第1图系显示习知以离子布植成三阶式唯读记忆体的部份顶视图;第2A-2C图系显示习知之三阶式唯读记忆体的流程剖面图;第3图系显示以习知方法因光罩对准偏移影响储存单元资料精确度的顶视图示;第4图为根据本发明一较佳实施例的部份顶视图;以及 |
