| 摘要 |
Den foreliggende oppfinnelse fremskaffer en bit- synkroniserer for tolking av en bitdata-strøm mot- tatt i en mottaker ved strobing av et isokront eller plesikront klokkesignal som ligger i tidsdomenet til mottakeren. Dette oppnås ved vekslende aktivering og deaktivering av en henholdsvis første og andre fase- innretter, basert på overvåking av en forsinkelses- styrespenning i den aktive faseinnretter. Hver av disse faseinnrettere benytter differensielle for- sinkelseslinjer som består av differensielle for- sinkelseselementer (DDE), som i sin tur består av par av inverteringsinnretninger (INV1, INV2), hvor begge innretninger i hvert par har en styrbar for- sinkelse for positive flanker og en pulsform-gjen- vinningsfunksjon for negative flanker, alternativt en styrbar forsinkelse for negative flanker og en pulsform-gjenvinningsfunksjon for positive flanker. Fordi hvert DDE er konstruert symmetrisk, kan tilba- kekobling fra utgangene Q og Q på INV2 lett utføres til inngangene FB og FB på INV1, og fra utgangene Q og Q på INV1 i et forsinkelseselement (DDE) kan lett tilbakekobles til inngangene henholdsvis FB og FB på INV2 i det foregående forsinkelseselement (DDE). Fordi tilbakekoblingsruten raskt forandrer rampe- flanken til fullt logikknivå så snart terskelspenn- ingen er nådd i inverteringsinnretningen, blir det foregående trinn forberedt for gjenvinningsfunksjon- en som den vil ha for neste dataflanke, og derved unngå interferenseffekter. |
