| 主权项 |
1.一种有效率地处理一微处理器中指令资料之装 置,包含 : 一用于缓冲指令的指令缓冲区,该指令缓冲区系于 一指令 具有可用的第一及第二来源运算元时,将该指令之 派发予 以排程; 连接该指令缓冲区的第一复数个执行单元,该等执 行单元 的每一执行单元系用于接收一具有第一及第二来 源运算元 的指令,以便执行该指令而产生结果资料; 一耦合到该等第一复数个执行单元的第一写回路 径,用以 自该等执行单元传送该等结果资料; 至少第一及第二对的第一与第二来源运算元旁路 多工器, 每一对该等多工器系耦合于该等第一复数个执行 单元中之 至少一执行单元与该指令缓冲区之间,每一旁路多 工器系 回应于该指令缓冲区所产生的控制信号,且每一对 旁路多 工器系耦合到该第一写回路径,该指令缓冲区控制 该等旁 路多工器,以便将写回结果资料自该写回路径直接 供应到 该等复数个执行单元中所选择的一个执行单元。2 .根据申请专利范围第1项之装置,其中该指令缓冲 区包 含一用于派发指令及来源运算元的第一派发埠,该 等第一 复数个执行单元包含一第一整数执行单元、及第 一复数个 浮点执行单元,该第一整数执行单元及该等第一复 数个浮 点执行单元中之每一执行单元都用于接收经由该 第一派发 埠而派发的指令,且该等每一执行单元都经由该第 一写回 路径而传送结果资料。3.根据申请专利范围第2项 之装置,其中该等对的第一及 第二来源运算元旁路多工器包含耦合到该整数执 行单元的 各来源运算元输入端之该第一对的第一及第二来 源运算元 旁路多工器,且该第一对的第一及第二来源运算元 旁路多 工器系相互耦合,以便自该指令缓冲区及该第一写 回路径 接收资料,该第一对的第一及第二来源运算元旁路 多工器 回应一由该指令缓冲区产生之控制信号,而选择性 地自该 写回路径把将成为来源运算元输入资料的结果资 料传送到 该第一整数执行单元。4.根据申请专利范围第3项 之装置,其中该等对的第一及 第二运算元旁路多工器又包含耦合到该等复数个 浮点执行 单元的各来源运算元输入端之该第二对的第一及 第二来源 运算元旁路多工器,且该第二对的第一及第二来源 运算元 旁路多工器系相互耦合,以便自该指令缓冲区及该 第一写 回路径接收资料,该第二对的第一及第二来源运算 元旁路 多工器回应一由该指令缓冲区产生之控制信号,而 选择性 地把将成为来源运算元输入资料的结果资料传送 到该等第 一复数个浮点执行单元中所选择的一个浮点执行 单元。5.根据申请专利范围第4项之装置,其中该指 令缓冲区又 包含一用于派发指令及来源运算元的第二派发埠, 该微处 理器又包含一第二写回路径及一第二整数执行单 元,用以 自该指令缓冲区经由该第二派发埠而接收指令及 来源运算 元,该第二整数执行单元系耦合到该第二写回路径 ,以便 自该第二整数单元传送结果资料。6.根据申请专 利范围第5项之装置,又包含耦合到该第二 整数执行单元的各来源运算元输入端之第三对的 第一及第 二来源运算元旁路多工器,且该第三对的第一及第 二来源 运算元旁路多工器系相互耦合,以便自该指令缓冲 区及该 第二写回路径接收资料,该第三对的第一及第二来 源运算 元旁路多工器回应一由该指令缓冲区产生之控制 信号,而 选择性地把将成为来源运算元输入资料的结果资 料传送到 该第二整数执行单元。7.根据申请专利范围第6项 之装置,其中该一、第二、及 第三对的第一及第二来源运算元旁路多工器系耦 合到该第 一写回路径及该第二写回路径,以便自该第一或第 二写回 路径经由该第一、第二、或第三对的来源运算元 旁路多工 器而提供结果资料之旁路。8.根据申请专利范围 第7项之装置,其中该指令缓冲区又 包含一用于派发指令及来源运算元的第三派发埠, 该微处 理器又包含一记忆体执行单元,用以经由该指令缓 冲区之 该第三派发埠而接收指令,该微处理器又包含一耦 合的第 三写回路径,用以自该记忆体执行单元接收结果资 料。9.根据申请专利范围第8项之装置,又包含耦合 到该记忆 体执行单元的各来源运算元输入端之第四对的第 一及第二 来源运算元旁路多工器,且该第四对的第一及第二 来源运 算元旁路多工器系相互耦合,以便自该指令缓冲区 及该第 三写回路径接收资料,该第四对的第一及第二来源 运算元 旁路多工器回应一由该指令缓冲区产生之控制信 号,而选 择性地把将成为来源运算元输入资料的结果资料 传送到该 记忆体执行单元。10.根据申请专利范围第9项之装 置,其中每一该等对的第 一及第二来源运算元旁路多工器系耦合到该指令 缓冲区, 该第一、第二、及第三写回路径,其中任何一个该 等对的 第一及第二来源运算元旁路多工器回应由该指令 缓冲区产 生之控制信号,而提供待传送作为来源运算元输入 资料的 结果资料之旁路机构。11.一种电脑系统,包含: 一输入/输出(I/O)装置,用以提供一通讯介面; 一耦合到该I/O装置之记忆装置,用以储存指令及电 脑资 料; 若干耦合到该I/O装置之资料输入装置,用以提供资 料输 入及资料输出,而作为电脑使用者之介面;以及 耦合到该I/O装置之微处理器装置,用以执行指令并 处理 电脑资料,该微处理器装置包含: 一用于缓冲指令的指令缓冲区,该指令缓冲区系于 一指令 具有可用的第一及第二来源运算元时,将该指令之 派发予 以排程; 连接该指令缓冲区的第一复数个执行单元,该等执 行单元 的每一执行单元系用于接收一具有第一及第二来 源运算元 的指令,以便执行该指令而产生结果资料; 一耦合到该等第一复数个执行单元的第一写回路 径,用以 自该等执行单元传送该等结果资料; 至少第一及第二对的第一与第二来源运算元旁路 多工器, 每一对该等多工器系耦合于该等第一复数个执行 单元中之 至少一执行单元与该指令缓冲区之间,每一旁路多 工器系 回应于该指令缓冲区所产生的控制信号,且每一对 旁路多 工器系耦合到该第一写回路径,该指令缓冲区控制 该等旁 路多工器,以便将写回结果资料自该写回路径直接 供应到 该等复数个执行单元中所选择的一个执行单元。 12.根据申请专利范围第11项之电脑系统,其中该指 令缓 冲区包含一用于派发指令及来源运算元的第一派 发埠,该 等第一复数个执行单元包含一第一整数执行单元 、及第一 复数个浮点执行单元,该第一整数执行单元及该等 第一复 数个浮点执行单元中之每一执行单元都用于接收 经由该第 一派发埠而派发的指令,且该等每一执行单元都经 由该第 一写回路径而传送结果资料。13.根据申请专利范 围第12项之电脑系统,其中该等对的 第一及第二来源运算元旁路多工器包含耦合到该 整数执行 单元的各来源运算元输入端之该第一对的第一及 第二来源 运算元旁路多工器,且该第一对的第一及第二来源 运算元 旁路多工器系相互耦合,以便自该指令缓冲区及该 第一写 回路径接收资料,该第一对的第一及第二来源运算 元旁路 多工器回应一由该指令缓冲区产生之控制信号,而 选择性 地自该写回路径将成为来源运算元输入资料的结 果资料传 送到该第一整数执行单元。14.根据申请专利范围 第13项之电脑系统,其中该等对的 第一及第二运算元旁路多工器又包含耦合到该等 复数个浮 点一及第二运算元旁路多工器又包含耦哈到该等 复数个浮 点执行单元的各来源运算元输入端之该第二对的 第一及第 二来源运算元旁路多工器,且该第二对的第一及第 二来源 运算元旁路多工器系相互耦合,以便自该指令缓冲 区及该 第一写回路径接收资料,该第二对的第一及第二来 源运算 元旁路多工器回应一由该指令缓冲区产生之控制 信号,而 选择性地把将成为来源运算元输入资料的结果资 料传送到 该等第一复数个浮点执行单元中所选择的一个浮 点执行单 元。15.根据申请专利范围第14项之电脑系统,其中 该指令缓 冲区又包含一用于派发指令及来源运算元的第二 派发埠, 该微处理器又包含一第二写回路径及一第二整数 执行单元 ,用以自该指令缓冲区经由该第二派发埠而接收指 令及来 源运算元,该第二整数执行单元系耦合到该第二写 回路径 ,以便自该第二整数单元传送结果资料。16.根据申 请专利范围第15项之电脑系统,又包含耦合到 该第二整数执行单元的各来源运算元输入端之第 三对的第 一及第二来源运算元旁路多工器,且该第三对的第 一及第 二来源运算元旁路多工器系相互耦合,以便自该指 令缓冲 区及该第二写回路径接收资料,该第三对的第一及 第二来 源运算元旁路多工器回应一由该指令缓冲区产生 之控制信 号,而选择性地把将成为来源运算元输入资料的结 果资料 传送到该第二整数执行单元。17.根据申请专利范 围第16项之电脑系统,其中该第一、 第二、及第三对的第一及第二来源运算元旁路多 工器系耦 合到该第一写回路径及该第二写回路径,以便自该 第一或 第二写回路径经由该第一、第二、或第三对的来 源运算元 旁路多工器而提供结果资料之旁路。18.根据申请 专利范围第17项之电脑系统,其中该指令缓 冲区又包含一用于派发指令及来源运算元的第三 派发埠, 该微处理器又包含一记忆体执行单元,用以经由该 指令缓 冲区之该第三派发埠而接收指令,该微处理器又包 含一耦 合的第三写回路径,用以自该记忆体执行单元接收 结果资 料。19.根据申请专利范围第18项之电脑系统,又包 含耦合到 该记忆体执行单元的各来源运算元输入端之第四 对的第一 及第二来源运算元旁路多工器,且该第四对的第一 及第二 来源运算元旁路多工器系相互耦合,以便自该指令 缓冲区 及该第三写回路径接收资料,该第四对的第一及第 二来源 运算元旁路多工器回应一由该指令缓冲区产生之 控制信号 ,而选择性地把将成为来源运算元输入资料的结果 资料传 送到该记忆体执行单元。20.根据申请专利范围第 19项之电脑系统,其中每一该等 对的第一及第二来源运算元旁路多工器系耦合到 该指令缓 冲区,该第一、第二、及第三写回路径,其中任何 一个该 等对的第一及第二来源运算元旁路多工器回应由 该指令缓 冲区产生之控制信号,而提供待传送作为来源运算 元输入 料资料的结果资料之旁路机构。图示简单说明: 图1是一可实施本发明的基本电脑架构。 图2是一实施本发明的微处理器之部分方块图。 图3是一实施本发明一较佳实施例的微处理器中非 循序核 心之详细方块图。 图4是一实施本发明旁路配置的微处理器中非循序 核心之 |
