| 摘要 |
<p>Oppfinnelsen vedrører en Signalprosesseringskrets for forsinkelse av et binært periodisk innsignal (SO). Tre seriekoblede forsinkelsesinnretninger (D1- D3) fremskaffer utsignaler (S1-S3) som blir for- sinket i forhold til innsignalet (SO). Forsinkelsen hos forsinkelsesinnretningene (D1-D3) kan styres med en meget stor grad av nøyaktighet, ved at forsink- elsesinnretningene (D1-D3) omfatter en flerhet av innbyrdes like seriekoblede forsinkelseselementer (20A-24A) som blir fremstilt på en og samme tid ved felles prosesstrinn i en og samme halvlederprosess. Et styreorgan (1) sammenligner i en fasedetektor (2) fasen for innsignalet (SO) med fasen for utsignalet (S3) fra den siste forsinkelsesinnretning (D3), og på basis av dette avleverer styresignaler (VO-V4) til forsinkelsesinnretningene. Disse styresignaler styrer forsinkelsesinnretningene (D1-D3) på en slik måte at et likt antall av forsinkelseselementer (20A-24A) vil bli aktivisert i hver av forsinkelses- innretningene (D1-D3), slik at forsinkelsesinn- retningene vil ha innbyrdes den samme forsinkelse. Den totale forsinkelse mellom innsignalet (SO) og det siste utsignal (S3) overskrider en halv men er mindre enn en og en halv periode av innsignalet (SO) i en første regulerende sekvens, og den totale for- sinkelse når en periode av innsignalet (SO) i en ' andre regulerende sekvens.</p> |
